7–42 Altera Corporation
HardCopy IIIデバイス・ハンドブック Volume 1 2008年5月
出力イネーブル・パスの構造は、出力パスの構造に似ています。SDRア プリケーションには、組み合わせ出力またレジスタ付き出力があり、DDR アプリケーションではハーフ・レートまたはフル・レート動作を使用で きます。また、出力パス・レジスタ構造のような再同期レジスタを使用 して、出力イネーブル・パスと出力パスの遅延およびレイテンシが等し くなるようにすることもできます。
オプションにより、キャリブレーション付きまたはなしのOCT RS機能を使用できます。ただし、OCT RT機能はキャリブレー ション付きの場合にのみ使用可能です。
RUP ピンおよびRDN ピンはDQ ピンとしても使用できるため、ダイナ ミックにキャリブレーションされたOCTを使用する場合は、RUPピンお よびRDNピンが配置されているDQS/DQグループは使用できません。
RUPピンおよびRDNピンは、デバイスの各サイドにある最初と最後の×4 DQS/DQグループに配置されています。
単方向読み出しおよび書き込みデータに対してはOCT RTまたはRS設 定、双方向データ信号に対してはダイナミック OCT 設定を使用しなけ ればなりません。
IOE遅延チェイン
HardCopy III I/Oレジスタの遅延チェインは、デスキュー回路として使 用できます。各ピンは、ピンから入力レジスタ までの異なる入力遅延値、
または出力レジスタから出力ピンまでの遅延を持つことができ、バスが 同じ遅延でデバイスの入力または出力を行うことができます。この機能 によってバスにおける信号間の不確実性が小さくなるため、リードおよ びライト・タイム・マージンを確保するのに役立ちます。
出力バッファ遅延
出力バッファのデューティ・サイクルの調整に加え、出力バッファ遅延 チェインでは、出力バスにおけるデータ・ビット間の遅延を調整し、チャ ネル間スキューを導入または補正することができます。出力バスにス キューを導入し、バス全体ではなくバスの小さな部分が同時にスイッチ ングできるようにすることによって、同時スイッチング・イベントを少 なくすることができます。この機能は、メモリ・システム・クロック遅 延がデータおよびデータ・クロック/ストローブ遅延より大幅に大きく なる可能性があるDDR3 SDRAMインタフェースでも特に有用です。こ の遅延チェインを使用して、データおよびデータ・クロック/ストロー ブに遅延を追加し、メモリ・システム・クロック遅延とより適切にマッ チングさせることができます。
7–44 Altera Corporation
HardCopy IIIデバイス・ハンドブック Volume 1 2008年5月
スルーレート・コントロール
HardCopy IIIデバイスは、4レベルのスタッティック出力スルーレート・
コントロール（0、1、2、および3）を提供します。ここで、0は最低速 スルーレート、3は最高速スルーレートです。HSTLおよびSSTL I/O規 格のデフォルト設定は3です。高速スルーレート設定ではI/O性能が向 上し、低速スルーレート設定ではシステム・ノイズおよび信号オーバー シュートが減少します。この機能はOCT RS機能を使用する場合はディ セーブルされます。
ドライブ能力
ボード・シミュレーション実行後にインタフェースで必要となる最適な ドライブ能力を選択することができます。ドライブ能力が高いと電圧振 幅が大きくなり、タイミング・マージンが広い大きなアイ・ダイアグラ ムが提供されます。しかし、一般にドライブ能力が高くなるほど、より 多くの電力、高速スルーレートが必要になり、大きな同時スイッチング・
ノイズが追加されます。スルーレート・コントロールをこの機能と併用 して、高いドライブ能力のときの同時スイッチング・ノイズを低減する ことができます。この機能は、HardCopy IIIデバイスのデフォルト・ド ライブ能力であるOCT RS機能を使用する場合もディセーブルされます。
単方向読み出しおよび書き込みデータに対しては OCT RT/RS設定、双 方向データ信号に対してはダイナミック OCT 設定を使用しなければな りません。コマンド、アドレス、およびクロック信号に必要なドライブ 能力を決定するには、システムをシミュレーションする必要があります。
PLL
PLLは、0°システム・クロック、–90°、または270°位相シフト・ライ ト・クロック、ハーフ・レート PHY クロック、および再同期化クロッ クなどのメモリ・インタフェース・コントローラ・クロックを生成する のに使用されます。PLLリコンフィギュレーション機能は、再同期位相 シフトをキャリブレーションして、セットアップ・マージンとホールド・
マージンのバランスをとるのに使用できます。VCOとカウンタ設定の組 み合わせは、高性能メモリ・インタフェースに対しては限定される場合 があります。
HardCopy IIIのPLLについて詳しくは、「HardCopy IIIデバイス・ハン ドブック Volume 1」の「HardCopy IIIデバイスのクロック・ネットワー
クおよびPLL」の章を参照してください。
Altera Corporation 7–45
2008年5月 HardCopy IIIデバイス・ハンドブック Volume 1
まとめ
HardCopy IIIデバイスはStratix IIIデバイスと同じ、外部メモリ・イン タフェースに対するI/O規格および実装ガイドラインをサポートするよ うに設計されています。HardCopy IIIデバイスは、既存および新たに登 場する外部メモリ・インタフェースをサポートする多数の機能を備えて います。ALTMEMPHYメガファンクションは、HardCopy IIIメモリ・インタフェース機能をサポートするために組み込まれており、ユーザー はデータ・パスを容易に実装して、独自のコントローラまたはアルテラ のIPコントローラと共に使用できます。
HardCopy IIIデバイスでは、大部分のクリティカル・データ転送はIOE で処理され、コア・ファブリックでタイミングを満たさなければならな い負担が軽減されます。さらに、大部分のレジスタはIOEに存在するた め、レジスタ間のデータ遅延が短く、回路はより高い周波数で動作でき ます。ダイナミックにキャリブレーションされたOCT、スルーレート・
コントロール、およびドライブ能力設定により、特に高い周波数におけ る動作時のシグナル・インテグリティが向上します。
さらに、遅延チェインおよびデスキュー回路により、HardCopy IIIデバ イスは高性能メモリ・インタフェースに対してより広いマージンを達成 します。再同期化およびポストアンブル・クロックのダイナミック・キャ リブレーションは、PVTのばらつきに対して高性能を保証します。レベ リング回路により、HardCopy IIIデバイスはDDR3モジュールをサポー ト でき、ユ ーザ ー に最 高 性能 の メモ リ・テク ノ ロジ を提 供 しま す。
HardCopy IIIデバイスは、最大4種類の周波数で動作する20のモジュ ラーI/O バンクの任意のバンクにおいてメモリ・インタフェース・サ ポートも提供しています。
参考資料
この章では以下のドキュメントを参照しています。■ 「HardCopy IIIデバイスのクロック・ネットワークおよびPLL」の章
（HardCopy IIIデバイス・ハンドブック Volume 1）
■ 「HardCopy IIIデバイスのDCおよびスイッチング特性」の章
（HardCopy IIIデバイス・ハンドブック Volume 2）
■ 「HardCopy IIIデバイスのI/O機能」の章
（HardCopy IIIデバイス・ハンドブック Volume 1）