IOEレジスタは、ソース・シンクロナス・システムでより高速なレジス タ間転送および再同期化が可能になるように拡張されてきました。トッ プおよびボトムIOEとレフトおよびライトIOEは同じ機能を備えていま すが、レフトおよびライトIOEにはLVDSデータ伝送をサポートする機 能も備わっています。
図7–19に、HardCopy III入力パスで利用できるレジスタを示します。入 力パスは、DDR入力レジスタ、再同期レジスタ、およびHDRブロック で構成されています。入力パスの各ブロックはバイパスできます。
OCT Control
Write Clock (1)
OCT Enable
Resynchronization Registers OCT
Half-Rate Clock
OCT Control Path
DFF DFF
2
HDR Block
図7–19. HardCopy IIIのIOE入力レジスタ 注(1)
図7–19の注:
(1) このパスの各レジスタ・ブロックは、バイパスすることができます。
(2) 再同期レジスタには最大3レベルがあります。
(3) 入力クロックは、DQSロジック・ブロック（ポストアンブル回路をバイパスするかしないかに関係なく）または グローバル・クロック・ラインから供給できます。
(4) この入力クロックは、CQnロジック・ブロックから供給されます。
(5) この再同期化クロックは、PLLまたはリード・レベリング遅延チェインのいずれかから供給できます。
(6) I/Oクロック・ディバイダは、DQSロジック・ブロックに隣接して配置されています。PLLおよびリード・レベ リング再同期化クロックに加えて、I/Oクロック・ディバイダはDQSバスまたはCQnバスから供給できます。
(7) ハーフ・レート・データおよびクロック信号は、コアのFIFOに供給されます。
(8) dataoutbypass信号は、デバイスがユーザー・モードに入った後はダイナミックに変更できます。
DFF I
DFF Input Reg A
Input Reg B neg_reg_out
I
D Q
D Q
0 1 DQS (3)
CQn (4) DQ
Input Reg CI DFF
D Q
DFF
DFF
D Q
D Q
DFF
D Q
DFF
DFF
D Q
D Q
DFF
D Q
I/O Clock Divider (6) Resynchronization
Clock (5)
Alignment &
Synchronization Registers (2) Double Data Rate Input Registers
Half Data Rate Registers
to core (7)
to core (7)
to core (7)
to core (7)
to core (7) Half-Rate Resynchronization Clock
0
0 1
1 dataoutbypass (8)
DDR入力レジスタ・ブロックには3個のレジスタがあります。そのうち 2個のレジスタはクロックのポジティブおよびネガティブ・エッジでデー タをキャプチャし、3 個目のレジスタはキャプチャしたデータをアライ ンメントします。ポジティブ・エッジ・レジスタとネガティブ・エッジ・
レジスタに同じクロックを使用するか、または2つの異なるクロック（ポ ジティブ・エッジ・レジスタにDQS、ネガティブ・エッジ・レジスタに CQn）を使用するかを選択できます。キャプチャしたデータをアライン メントする3番目のレジスタは、ポジティブ・エッジ・レジスタと同じ クロックを使用します。
再同期レジスタは、データをシステム・クロック・ドメインに再同期化 する最大3レベルのレジスタで構成されています。これらのレジスタは、
PLL またはリード・レベリング遅延チェインで生成される再同期化ク ロックによってクロック駆動されます。再同期レジスタの出力は、分周 再同期化クロックでクロック駆動されるコアまたはHDRブロックに直 接送られます。
リード・レベリング遅延チェインについて詳しくは、7–34ページの「レ ベリング回路」を参照してください。
図7–20に、HardCopy IIIの出力および出力イネーブル・パスで使用で きるレジスタを示します。このパスは、HDR ブロック、再同期レジス タ、および出力/出力イネーブル・レジスタに分割されます。デバイス は、出力および出力イネーブル・パスの各ブロックをバイパスできます。
図7–20. HardCopy III IOEの出力および出力イネーブル・パス・レジスタ
出力パスは、組み合わせSDR出力またはレジスタ付きSDR出力、およ びFPGAコアからのフル・レートまたはハーフ・レートDDR出力を配 線するように設計されています。ハーフ・レート・データは、PLLから のハーフ・レート・クロックによりクロック駆動されるHDRブロック を使用してフル・レートに変換されます。再同期レジスタも、DDR SDRAMインタフェースを除いて、同じ0°システム・クロックによって クロック駆動されます。DDR3 SDRAMインタフェースでは、レベリン グ・レジスタはライト・レベリング・クロックによってクロック駆動さ れます。
ライト・レベリング遅延チェインについて詳しくは、7–34ページの「レ ベリング回路」を参照してください。
Alignment Registers DFF
DFF
D Q
D Q
DFF
D Q
DFF
DFF
D Q
D Q
DFF
D Q
Half Data Rate to Single Data Rate Output Registers DFF
DFF
D Q
D Q
DFF
D Q
Half Data Rate to Single Data Rate Output-Enable Registers
Alignment Registers
Alignment Clock
0 1
0 1
0 1 From Core
From Core
From Core
From Core
From Core
From Core
D Q
DFF
D Q
DFF
0 1 Output Reg Ao
Output Reg Bo
D Q
DFF
D Q
DFF
OR2
TRI OE Reg BOE
OE Reg AOE
0 1
Double Data Rate Output-Enable Registers
Double Data Rate Output Registers
DQ or DQS
Write Clock Half-Rate Clock
7–42 Altera Corporation
HardCopy IIIデバイス・ハンドブック Volume 1 2008年5月
出力イネーブル・パスの構造は、出力パスの構造に似ています。SDRア プリケーションには、組み合わせ出力またレジスタ付き出力があり、DDR アプリケーションではハーフ・レートまたはフル・レート動作を使用で きます。また、出力パス・レジスタ構造のような再同期レジスタを使用 して、出力イネーブル・パスと出力パスの遅延およびレイテンシが等し くなるようにすることもできます。