HardCopy IIIデバイスは、専用ポストアンブル・レジスタに加え、ポス トアンブル・イネーブル回路内にHDRブロックも備えています。コン トローラがI/Oの周波数の半分で動作している場合、これらのレジスタ が使用されます。
HDR ブロックを、図7–13 に示すポストアンブル・イネーブル回路ブ ロックで最初のステージのキャプチャ・レジスタとして使用するかどう かはオプションです。HDRブロックは、I/Oクロック・ディバイダ回路
（図7–19参照）の出力であるハーフ・レートの再同期化クロックで駆動 されます。ポストアンブル・レジスタ出力の後に AND ゲートがあり、
非連続リード・バースト上で前のリード・バーストからのポストアンブ ル・グリッチを回避するために使用されます。この手法により、図7–14 に示すように、dqsenableアサーションに対しては1/2クロック・サ イクル・レイテンシ、dqsenableデアサーションに対しては0レイテ ンシになります。
図7–14.非連続リード・バースト波形でのグリッチの回避
図7–15. DDR3 SDRAMバッファなしモジュールのクロック・トポロジー
データおよびリード・ストローブ信号はポイント・ツー・ポイントであ るため、ライト中のCK/CK#とDQS信号のタイミング関係（tDQSS）
がモジュール内の各デバイスで満たされるようにするには、特別な配慮 が必要です。さらに、メモリからHardCopy III ASICに戻るリード・デー タも同様の方法で到達時間にずれを発生させています。HardCopy III FPGAは、これら2つのニーズを満たすレベリング回路を備えています。
I/Oバンクごとに1つのレベリング回路のグループがあり、同じI/O番 号（例えば、I/Oバンク1Aと1C間で共有されるレベリング回路が1つ 存在します）が I/O バンクの中央に配置されています。これらの遅延 チェインは、DLLおよびDQS遅延チェインと同じDQS遅延設定によっ てPVT補正されます。生成されたクロック位相は、I/Oバンクで使用可 能な各 DQS ロジック・ブロックに分配されます。次に、遅延チェイン は ALTMEMPHY メガファンクションで制御されるマルチプレクサに タップ出力し、信号を供給して、×4または×8 DQSグループで使用され るクロック位相を選択します。各グループは、リード・レベリング/ラ イト・レベリング遅延チェインからの異なるタップ出力を使用して、モ ジュールの各デバイスに入る異なるCK/CK#遅延を補正することができ ます。
DQS/DQ DQS/DQ DQS/DQ CK/CK# DQS/DQ DQS/DQ DQS/DQ
HardCopy III
DQS/DQ DQS/DQ
図7–16および図7–17に、HardCopy IIIのリードおよびライト・レベリ ング回路を示します。
図7–16. HardCopy IIIライト・レベリング遅延チェイン 注(1)
図7–16の注:
(1) 同じI/O番号を持つI/Oバンク（例えば、I/Oバンク1Aおよび1C）ごとに、レベリング遅延チェインが1つだ けあります。レベリング遅延チェインを使用しているとき、これらのI/Oバンクに存在できるメモリ・コントロー ラは1つだけです。
図7–17. HardCopy IIIリード・レベリング遅延チェインおよびマルチプレクサ 注(1)
図7–17の注:
(1) 同じI/O番号を持つI/Oバンク（例えば、I/Oバンク1Aおよび1C）ごとに、レベリング遅延チェインが1つだ けあります。レベリング遅延チェインを使用しているとき、これらのI/Oバンクに存在できるメモリ・コントロー ラは1つだけです。
Write clk
(-900) Write-Leveled DQS Clock
Write-Leveled DQ Clock
DQS Resynchronization
clock
Half-Rate Resynchronization Clock
Read-Leveled Resynchronization Clock I/O Clock
Divider
Half-Rate Source Synchronous Clock
ALTMEMPHYメガファンクションの–90°ライト・クロックは、ライト・
レベリング回路に供給され、DQSおよびDQ信号を生成するクロックが 作成されます。初期化中、ALTMEMPHY メガファンクションは、ライ ト・キャリブレーション・プロセスで使用可能なすべてのクロックをス イープした後、各DQS/DQグループに対するDQSおよびDQクロック の正しいライト・レベル・クロックを選択します。DQクロック出力は、
DQSクロック出力と比較した場合、–90°位相シフトになります。
同様に、再同期化クロックがリード・レベリング回路に供給され、キャ リブレーション・プロセスで各DQS/DQ グループに対して最適な再同 期化およびポストアンブル・クロックが生成されます。再同期化および ポストアンブル・クロックは、レベリング回路からの異なるクロック出 力を使用することができます。リード・レベリング回路からの出力は、
コア・ファブリックに供給されるハーフ・レート再同期化クロックも生 成できます。
ALTMEMPHY メガファンクションは、初期化プロセス時に リードおよびライト・レベリングに対するアラインメントをダ イナミックにキャリブレーションします。