図7–11に示すように、各DQSおよびCQnピンは、DQS遅延チェイン、
アップデート・イネーブル回路、および DQS ポストアンブル回路で構 成された独立したDQSロジック・ブロックに接続されます。
図7–11. HardCopy IIIのDQSロジック・ブロック 注(1)
図7–11の注:
(1) dqsenable信号もHardCopy IIIコア・ファブリックから供給できます。
(2) DQS位相シフト回路の入力基準クロックは、PLL出力クロックまたは入力クロック・ピンから供給できます。正 確なPLLおよび入力クロック・ピンについては、表7–8 〜 表7–10を参照してください。
DQS遅延チェイン
DQS遅延チェインは一連の可変遅延エレメントで構成されており、入力 DQSおよびCQn信号をDQS位相シフト回路またはコア・アレイで指定 された量だけシフトすることができます。DQS遅延チェインには4つの 遅延エレメントがあり、DQSピンに最も近い最初の遅延チェインはDQS 遅延設定分または DQS 遅延設定と位相オフセット設定を加算した分だ けシフトできます。必要な遅延チェイン数は、動作周波数を選択したと きにALTMEMPHYメガファンクションが自動的に設定するため、ユー ザーには分かりません。DQS遅延設定は、I/Oバンクのいずれかのサイ ドにあるDQS位相シフト回路、またはコア・アレイから供給できます。
D Q
D Q
Update Enable Circuitry
6 6
6 6
6 6
DQS delay settings from the DQS phase-shift circuitry
DQS or CQn Pin
Input Reference Clock (2)
DQS Delay Chain
Bypass
Phase offset settings from DQS phase shift circuitry
6
6
DQS Enable
gated_dqs control
DQS bus PRN
CLR Q DFF reset
A
B VCC
DQS'
D
Postamble Enable Resynchronization Clock Postamble Clock
dqsenable
D
D D
Q
Q Q
DQS ロジック・ブロックの遅延エレメントは、DLL 内の遅延エレメン トと同じ特性を備えています。DLLをDQS遅延チェインの制御に使用 し な い 場 合、ALTMEMPHY メ ガ フ ァ ン ク シ ョ ン で 使 用 可 能 な dqs_delayctrlin[5..0]信号を使用して、独自のGrayコードの6ビッ トまたは5ビット設定を入力することができます。これらの設定は、DQS 遅延チェインの1つ、2つ、3つ、または4つすべての遅延エレメントを 制御します。ALTMEMPHY メガファンクションは、システムに必要な DQS遅延チェイン数をダイナミックに選択することもできます。遅延量 は、遅延エレメント固有の遅延と遅延ステップ数と遅延ステップ値の積 との合計に等しくなります。
DQS遅延チェインをバイパスして0°位相シフトを達成することもできます。
アップデート・イネーブル回路
DQS 遅延設定と位相オフセット設定は、レジスタを通過してから DQS 遅延チェインに入ります。レジスタは DQS 遅延設定ビットの変更がす べての遅延エレメントに到達するのに十分な時間をとるようにアップデー ト・イネーブル回路で制御されます。これによって遅延を同時に調整で きます。アップデート・イネーブル回路は、DQS遅延設定が次に変更さ れる前にDQS位相シフト回路またはコア・ロジックからすべてのDQS ロジック・ブロックに伝達されるのに十分な時間となるようにレジスタ をイネーブルします。この回路は、入力基準クロックまたはコアからの ユーザー・クロックを使用して、アップデート・イネーブル出力を生成 します。ALTMEMPHY メガファンクションは、デフォルトでこの回路 を使用します。アップデート・イネーブル回路出力の波形例は、図7–12 を参照してください。
図7–12. DQSアップデート・イネーブル波形
Update Enable Circuitry Output System Clock
DQS Delay Settings (Updated every 8 cycles)
DLL Counter Update (Every 8 cycles)
6 bit
DLL Counter Update (Every 8 cycles)
DQSポストアンブル回路
DDR3、DDR2、およびDDR SDRAMなどの双方向リード・ストローブ を使用する外部メモリ・インタフェースの場合、DQS信号はハイ・イン ピーダンス状態に入る前、またはそれから抜ける前にLowになります。
ハイ・インピーダンス状態直後のDQSがLowの状態をプリアンブルと 呼び、ハイ・インピーダンス状態に戻る直前の状態をポストアンブルと 呼んでいます。DDR 3、DDR2、およびDDR SDRAMでのリード動作と ライト動作の両方に対して、プリアンブル仕様とポストアンブル仕様が あります。図7–13に示されるDQSポストアンブル回路は、リード・ポ ストアンブル時間の終了時に DQS ライン上にノイズがあるときにデー タが失われないようにしています。HardCopy IIIデバイスは、リード動 作の終了時にDQ入力レジスタをクロックするのに使用されるシフトさ れた DQS 信号をグランドに接続できるよう制御可能な専用のポストア ンブル・レジスタを備えています。これによって、リード・ポストアン ブル時間の終了時にDQS入力信号上のグリッチがDQ IOEレジスタに 影響を与えないようにしています。
図7–13. HardCopy IIIのDQSポストアンブル回路
DQS Enable
gated_dqs control
DQS Bus
PRN
CLR Q DFF reset
A
B VCC
DQS'
D
Postamble Enable Resynchronization Clock Postamble
Clock
D
D D
Q
Q Q
dqsenable
HardCopy IIIデバイスは、専用ポストアンブル・レジスタに加え、ポス トアンブル・イネーブル回路内にHDRブロックも備えています。コン トローラがI/Oの周波数の半分で動作している場合、これらのレジスタ が使用されます。
HDR ブロックを、図7–13 に示すポストアンブル・イネーブル回路ブ ロックで最初のステージのキャプチャ・レジスタとして使用するかどう かはオプションです。HDRブロックは、I/Oクロック・ディバイダ回路
（図7–19参照）の出力であるハーフ・レートの再同期化クロックで駆動 されます。ポストアンブル・レジスタ出力の後に AND ゲートがあり、
非連続リード・バースト上で前のリード・バーストからのポストアンブ ル・グリッチを回避するために使用されます。この手法により、図7–14 に示すように、dqsenableアサーションに対しては1/2クロック・サ イクル・レイテンシ、dqsenableデアサーションに対しては0レイテ ンシになります。
図7–14.非連続リード・バースト波形でのグリッチの回避