早稲田大学審査学位論文（博士）

(1)

早稲田大学審査学位論文（博士）

不揮発性メモリの高性能昇圧回路および高速書き込み手法に関する研究

三原雅章

早稲田大学大学院情報生産システム研究科

2012年2月

(2)

(3)

表番号

表 2.1 バイナリコードとグレイコードの対応...17

表 2.2 16Mbit NOR 型フラッシュメモリ諸元...29

表 3.1 ポンプアップ容量とノード電圧とのシミュレーション結果...39

表 3.2 理論式から求めた寄生容量係数と負荷容量...40

表 3.3 シミュレーションと理論式との比較...41

表 3.4 寄生容量係数を 0 とした場合の段数 N と負荷容量に対するポンプアップ容量の総和の比率 Ctot=CL とブースト比率 K との関係...44

表 4.1 16Mbit DINOR 型フラッシュメモリ諸元...55

表 6.1 B4-Flash セルの動作電位配置...79

図番号

図 1.1 不揮発性半導体メモリ開発の歴史...1

図 1.2 NOR 型メモリアレイの消去動作条件...3

図 1.3 NOR 型メモリアレイの書き込み動作条件...3

図 1.4 NOR 型メモリアレイの読み出し動作条件...4

図 1.5 本論文の構成図...9

図 2.1 WL ショート不良...15

図 2.2 2 ビットバイナリデコーダ...16

図 2.3 2 ビットグレイコードデコーダ...18

図 2.4 マスクビット決定回路...19

図 2.5 チャージポンプ回路...20

図 2.6 チャージポンプ回路セットアップ...21

図 2.7 チャージポンプ回路ポンプアップ...21

図 2.8 チャージポンプ回路リークがある場合の波形...23

図 2.9 Dickson 型チャージポンプの等価回路...23

図 2.10 立ち上がり動作...24

図 2.11 PMOS トランジスタによる整流素子...25

図 2.12 ヒープポンプ回路...26

図 2.13 N – Cp/Cl 特性...27

図 2.14 WL ブースト回路構成...28

図 2.15 シミュレーション結果...28

図 2.16 16Mbit NOR 型フラッシュメモリアクセスシュムープロット...29

図 3.1 ２段ヒープポンプセットアップ状態...34

図 3.2 ２段ヒープポンプキック状態...35

(7)

図 3.3 V HH 発生回路...36

図 3.4 ２段ヒープポンプキック状態の等価回路...36

図 3.5 ３段ヒープポンプキック状態の等価回路...37

図 3.6 Ｎ段ヒープポンプキック状態の等価回路...38

図 3.7 等比３段ヒープポンプの発生電圧とポンプアップ容量...42

図 3.8 等差３段ヒープポンプの発生電圧とポンプアップ容量...43

図 3.9 ブースト比率 K と負荷容量に対するポンプアップ容量の総和の比率 Ctot/CL との関係...45

図 4.1 多段チャージポンプ回路...49

図 4.2 多段チャージポンプ回路の電圧関係...50

図 4.3 チャージポンプ必要段数の電源電圧依存性...52

図 4.4 従来の PN ダイオードの縦構造...52

図 4.5 GPPD 構造...53

図 4.6 GPPD 整流特性...53

図 4.7 GPPD 型チャージポンプにおける内部動作波形...54

図 4.8 16Mb-DINOR 型 BGO フラッシュメモリチップ写真...55

図 4.9 16Mbit DINOR 型フラッシュメモリアクセスシュムー...56

図 5.1 高電圧制御回路の構成...61

図 5.2 従来の電圧検出回路...62

図 5.3 レプリカ型検出回路...63

図 5.4 レプリカ型負電圧検出回路...64

図 5.5 消去時のメモリセル WL, ウエル電位波形...65

図 5.6 分圧アンプを含む高電圧発生回路の構成...66

図 5.7 セレクタ回路...67

図 5.8 セレクタユニット回路...67

図 5.9 分圧アンプ回路...68

図 5.10 NMOS トランジスタ N5 の Vd-Id 特性...70

図 5.11 駆動部の Vout-Iout 特性...71

図 5.12 測定波形...74

図 6.1 B4-Flash NOR 型アレイの読み出し電位関係...79

図 6.2 B4-Flash しきい値分布の模式図...80

図 6.3 B4-Flash NOR 型アレイのプログラム電位関係...80

図 6.4 B4-HE 注入の物理モデル...81

図 6.5 4M ビット B4-Flash テストチップ写真...82

図 6.6 512K ビットブロックの構成...83

図 6.7 プログラムパルスシーケンス波形...84

(8)

図 6.8 プログラムパルスシーケンス測定波形...84

図 6.9 プログラムベリファイシーケンス波形...85

図 6.10 カラムラッチ回路...86

図 6.11 プログラムベリファイシーケンス測定波形...87

図 6.12 16K ビットページのプログラムベリファイシミュレーション波形...88

6.13 16K ビットページのプログラムベリファイシミュレーション波形(SL-MOS カットオフ) ...89

図 6.14 プログラムサイクル毎のメモリセルしきい値分布...89

図 6.15 消去パルスシーケンス波形...90

図 6.16 消去ベリファイシーケンス波形...91

図 6.17 読み出し波形...92

図 6.18 ４値のしきい値分布...92

図 7.1 計算機におけるメモリの階層...100

(9)

第 1 _{章序論}

1.1 不揮発性メモリ研究の歴史

電気的に書き換え可能な不揮発性メモリを実現する手法は２通り提案されている．MOS トランジスタのゲート-チャネル間に何らかの電荷蓄積層を設け，電子やホールをトラップする手法と，強誘電体の分極を利用する方法である．電荷蓄積層としては，酸化膜で完全に覆われたポリシリコン（フローティングデートと呼ばれる）もしくは絶縁膜中のトラップが用いられる．

図 1.1: 不揮発性半導体メモリ開発の歴史

フローティングゲートの提案は1967年にベル研のKahng,Sze [1]によりなされた．これは5nmという薄い酸化膜中の電子のトンネル現象を利用するもので，EEPROMの原形と

(10)

言えるものであるが，当時この様な薄い酸化膜を安定に製造する技術がなかったため，実用化に至らなかった．最初に実用化されたのは，フローティングゲートへの電子の注入メカニズムを酸化膜中の電子のトンネルではなく，酸化膜障壁より高いエネルギーを持つホットエレクトロンを利用したものであった．ホットエレクトロンを生成するためにｐｎ接合部のアバランシェ崩壊が利用されたためFAMOSと呼ばれ，EPROMの原形になっている．1971年にインテルより2Kビットのものが発表された[2]．これはｐチャネル型で選択トランジスタを有するセルであったが，8Kビットからｎチャネル型になると共にスタックトゲート型（コントロールゲートがフローティングゲートの上に形成され選択ゲートを兼ねる）になり現在に至っている．

FAMOSが提案されてから，これを電気的に消去しようとする試みが数多くなされた．ホ

ットホール注入を利用するもの，コントロールゲートとフローティングゲート間の酸化膜中の電子のトンネリングを利用するものなど，あらゆる組合せが検討された．しかしながら，実用化されたのはインテルが開発したFLOTOX型EEPROMが最初である（1980年 16Kビット）[3]．

酸化膜中の電子やホールのトラップを利用する方法としては，ゲート酸化膜を窒化膜，酸化膜の２層で形成したMNOS構造が一般に用いられている．最初はｐチャネルでAlゲートであったが，1979年に日立がｎチャネルSiゲートの16KビットEEPROMを発表した [4]．これらのEEPROMは酸化膜中の電子のトンネル現象を利用するため，書き込み消去に必要な高圧電流は非常に微小であり，チップ上に搭載した高電圧発生回路で供給できた．

すなわち，5V単一電源での動作が実現できた．さらに，バイト単位の書き換えが可能なため，書き換えに制限はあるものの，不揮発なSRAMとみなすことができた．このため，各種のアプリケーションが期待され大きな市場が予測された．1982年ごろである．しかしながら，セル構造が複雑なこと，酸化膜の信頼性確保が予想以上に難しく大容量化遅れ，コストが下がらなかったため，期待されたほど市場は大きくならなかった．このため，5V単一電源で動作しバイト単位で書き換え可能であるという機能を一部限定し，コストを下げようという動きが起こった．これがフラッシュメモリであり，1984年に東芝が提案したが [5]，各社が取り組み始めたのは1988年にインテルがスタックトゲート型の256Kビットフラッシュメモリを発表してからである[6]．

強誘電体の分極を利用した不揮発性メモリとしては，分極の向きによるしきい値の差で記憶する接合型FETが古くから提案されていたが，その後，あまり話題にならなかった．

1987年のIEDMで，強誘電体で形成したキャパシタの分極の向きによる充放電特性の差を利用したものが提案されている[7]．

次に，フラッシュメモリの動作原理を説明する．メモリセルは１トランジスタで構成されており，ドレインがビット線に，コントロールゲートがワード線にそれぞれ接続されている．消去（図1.2）はソース線に高電圧を印加しコントロールゲートを接地することによ

(11)

り，トンネル現象を利用して，フローティングゲートから電子を引き抜くことにより行う．

図1.2: NOR型メモリアレイの消去動作条件

このため，フローティングゲートと基板間の酸化膜厚は10nm程度である．消去により，

コントロールゲートから見たしきい値が低くなる．ソースは共通に接続されているので，消去単位はチップ一括もしくはソースが分離されているブロック単位となる．プログラム（図1.3）

はEEPROMと同様でコントロールゲートおよびドレインに高電圧を印加し，ドレイン近

傍で発生したホットエレクトロンをフローティングゲートに注入することにより行う．

図1.3: NOR型メモリアレイの書き込み動作条件

(12)

プログラムにより，コントロールゲートから見たしきい値は高くなり，例えば6V 以上になる．読み出し時（図1.4）は，

図1.4: NOR型メモリアレイの読み出し動作条件

ワード線（コントロールゲート）に電源電圧の5V を，ドレインに1V 程度を印加し，

メモリセルを介して電流が流れるか否かを検出する．電池駆動の携帯電話において，低電圧で動作する大容量フラッシュメモリの需要が高まってきている下，電源電圧が5V から 3.3V，1.8Vと低下していっており，読み出し時のワード線電圧をブーストする回路技術への必要が出てきている．また，プログラム・消去には高電圧が必要であり，これをチップ上に設けた高電圧発生回路で効率よく発生するかが技術課題となる．

1.2 フラッシュメモリの技術動向

今後のフラッシュメモリの利用形態に大きなインパクトを与える要素として，社会面ではエネルギー問題，技術的にはインターネットの高速化とモバイル機器の進化を挙げることができる．[8]．ここでは，ストレージ・不揮発性メモリの利用形態を5つに分類し，それぞれに求められる特性，可能性，課題を述べる．

1.2.1 システム・イン・メモリ

今後のユビキタス社会において，ユーザに意識されることなくあらゆるところに埋め込まれるマイコンが存在するようになる．これらの機器の多くはワンチップマコンのようなロジックとメモリが混載される形態である．このようなシステムオンチップ（SoC）は今後

(13)

の電子機器の高付加価値化を支える中核的な半導体デバイスである．高性能で小型であることから，据え置き型電子機器と並んでモバイル機器に多用される．そのため，今後ますます，SoCには低消費電力長時間動作と，電源ON・OFFにより瞬時に動作開始・終了できる機能の実現がもとめられるようになる．現状では，このような機能はSRAM/DRAMと電池バックアップの組み合せに実現されているが，高速動作が可能な不揮発性メモリが出現すれば，これを大幅に単純化することが可能になる．不揮発性メモリは記憶保持に電力を必要としないことから，低消費電力著時間動作にとっても切り札的な役割を果たす．また不揮発性メモリによるプログラム機能を用いれば，システムLSIビジネスのネックである少量多品種生産コストの低減と納期の短縮化や，著作権管理およびセキュリティ確保のための高速個人認証，自動車用高機能エアバックやナビゲーションシステムなど多様な側面のニーズを解決するためにもその威力を発揮すると考えられる．

システム・イン・メモリ用途の不揮発性メモリは，DRAMやSRAMの置き換えを求められるため，第一に必要な評価パラメータはアクセス速度である．また，高速動作は必然的に多数の情報書き換え回数を必要とするため，高い書き換え回数耐性も必要となる．更にシリコン回路と混載するためのプロセス整合性や低消費電力性も求められる．

1.2.2 メイン・メモリ

パソコンに限らず最近の電子機器のほとんどは，インターフェイス，CPU，ストレージ，

そしてメイン・メモリから構成される．ここで扱いメイン・メモリとは，汎用メモリとして生産されシステムレベルで機器に組み込まれるメモリデバイスである．このような目的には従来はDRAMが使用されてきた．しかしながらDRAMにはデータ保持に必要なリフレッシュ動作が電力を大きく消費するとともに，電源を切ったときには全ての情報が失われるという欠点があるために，携帯電話をはじめとするモバイル機器や産業用・家庭用の電子機器には使用しがたい．そのため，NOR型のフラッシュメモリが使用されている．現在，1Gb程度のフラッシュメモリが使用されているが，モバイル機器の高速化・多機能化に伴い，さらなる大容量化が必要とされている．また，DRAMに近い大容量，高速，低コスト，書き換え耐性がある不揮発性メモリが出現すれば，電源を入れて瞬時に動作する，いわゆるインスタント・オン・コンピュータと呼ばれる利便性の高い電子機器が実現可能となるため，その応用分野はモバイル機器に限らずにパソコンなど据え置き型電子機器にも大量に利用されていくものと思われる．

その実現には大容量，高速，安価，高い書き換え回数耐性，低消費電力など多くの特性を満たすことのできる不揮発性メモリの出現が不可欠である．DRAMを置き換える必要性からメイン・メモリへの不揮発性メモリの適用には，記憶容量とアクセス速度が最も重要な特性である．

(14)

1.2.3 エンタープライズ・ストレージ

高度情報化社会では，インターネットを介した情報のやりとりが様々な形で行なわれる．

iPodや携帯電話などの機器による音楽やゲームソフトなどのダウンロードサービス（オンデマンド配信）は今後ますます普及されていくと予想される．通信回線の高速・大容量化を背景に，電子レンタルビデオ，サーバ型TV放送などにより大容量のビデオ映像のオンデマンド配信が広まることは確実である．そのため，コンテンツ供給側に大容量のストレージシステムの大量な設置が必要となる．

不特定多数のユーザから不定期にアクセスされることが多いため，大量な情報の並列処理や負荷変動対応性などが重要となる．このような目的で活用されるエンタープライズ・

ストレージに要求されると特性は，大容量，高速そして高信頼である．また，この用途のストレージシステムには，ドライブ故障に備えミラーリングを自動で行なう自律型であること，故障が起きてもシステムを停止しないでドライブの交換ができることなど，システム全体のパフォーマンスを確保するためのソフトウエア技術が欠かせない．

この使用目的ではドライブ単体で使用されないため，システムとしてのアクセス加速が重要である．個々のドライブのアクセス加速は必ずしも高くなくても，複数のドライブを組み合わせて用いるシステムとしての速度向上が重要である．

エンタープライズ・ストレージ用のHDDの評価パラメータは，ビットコストと転送速度であり，また小型・高密度化も重要な技術要因である．エンタープライズ・ストレージに使用されるドライブの主役はHDDであるが，2007年頃から半導体のフラッシュメモリを用いたSLC(Single Level Cell)型SSDも用いられ始めている．

1.2.4 ビジネス・ホーム・ストレージ

オフィスや家庭などで用いられる据え置き型のPCやセットトップボックスなどの数は増大傾向にある．これらのコンピュータでは，高精度画像や動画データをはじめ大量のデジタルデータを扱うため大容量のストレージが必要となっている．インターネットを介して供給されるデータ量の増大や地上波デジタル放送普及にたいして2013年頃には3-6TB程度の装置容量が必要であろう．ビジネス・ホーム・ストレージでは，記憶容量，価格（ビットコスト），消費電力なとが重要な要因であるが，この他，静音性や温度・湿度などに対する耐環境性なども重視される．

ビジネス・ホーム・ストレージには 1素子に２ビット以上のデータを記録できるMLC

（Multi Level Cell）型の半導体フラッシュメモリを用いたSSDも活用され始めている．SSD の評価パラメータは記憶容量，シリアルアクセスの読み出し速度，および書き込み速度である．

(15)

1.2.5 モバイル・ストレージ

iPodに代表される音楽プレーヤの普及，内臓カメラによるビデオ撮影機能や地上波デジタルTV放送の受信録画機能などが加わった形態電話など，各種モバイル機器の高性能化がさらに進むため，モバイル機器にも高性能のストレージが必要となる．可搬型のノート PC，インターネット接続やノートPCとしての基本機能を備えた小型軽量・安価なネットブックや，カーナビゲーションのような機器で用いられるモバイル・ストレージには，小型薄型，低価格，低消費電力，耐衝撃，大容量，軽量，耐環境性などの特性が必要となる．

この目的で使用されるデバイスの主役はSSDになっていくと思われる．SSDの主要な評価パラメータはビットコストである．ビットコストは微細化と多値化により，年率５０％程度で低下している．MLC型の2.5インチSSDの2013年の単体あたりの記憶容量は512GB になる見通しである．

1.3 フラッシュメモリの課題

これまで説明してきたフラッシュメモリは，デジタルカメラから携帯型音楽プレーヤー，

携帯電話機へとその用途開拓は拡大してきた．こうしたフラッシュメモリへは，以下に説明する技術要求がある．

（１）行冗長方式による歩留まり向上

大容量のフラッシュメモリを実現するには，冗長技術の適用が必要となる．これまでNOR 型のフラッシュメモリでは行の冗長が有効に適用されていなかった．これは不良のあるワード線につながったメモリセルが過剰消去されるためである．したがって過剰消去を起こさないような冗長方式が必要となる．

（２）高速読み出しのためのワード線ブースト方式の高効率化

NOR型のフラッシュメモリでは選択されたワード線（WL）の電位は，消去状態にあるメモリセルのしきい値電圧より高くなければならない．通常WL電位は電源電圧に等しい．

したがって，低電圧動作を実現するにはメモリセルのしきい値分布を狭くするか，WLをブーストして電源電圧以上にしなければならない．低電圧動作を保証するには効率の良いブースト回路が必要となる．

（３）書き込みおよび消去動作用高電圧発生回路の高効率化

フラッシュメモリにおいては，プログラムおよび消去動作に高電圧が必要となる．この高電圧を発生するためのチャージポンプ回路には，電源電圧が1.8Vと低い場合でも効率よく高電圧を発生することが要求される．

（４）書き込みおよび消去動作用高電圧制御の高精度化

大容量化に向けては，多値フラッシュメモリ技術が重要となる．多値フラッシュメモリを実現するには，メモリセルのしきい値分布を狭くする必要がある．この狭い分布を実現

(16)

するには，ベリファイ電圧を精度良く発生しなければならない．このベリファイ電圧を精度良く発生するために，高精度の電圧検出回路とチャージポンプのリップル低減する回路構成が要求される．

（５）高速書き込み

NAND型においては，100MB/sの高速プログラムが報告されている．しかし，NAND 型は，その構成上メモリセル電流が少なく，それゆえに，高速ランダムアクセスが実現できない，という課題がある．一方，NOR型は，高速ランダムアクセスは可能であるが，高速プログラムは実現できていない．したがって，高速アクセスを保ちつつ高速プログラムを実現できるメモリ動作が要求される．

1.4 本研究の目的

本論文は，フラッシュメモリに求められる要求のうち，

（１）行冗長方式による歩留まり向上

（２）高速読み出しのためのワード線ブースト方式の高効率化

（３）書き込みおよび消去動作用高電圧発生回路の高効率化

（４）書き込みおよび消去動作用高電圧制御の高精度化

（５）高速書き込み

を実現するために，提案および開発した，回路技術ならびにメモリセル方式をまとめる．

そして，これらの回路技術の工学的応用により，フラッシュメモリの高性能化を実現するための技術指針を得ることを本研究の目的とする．

1.5 本論文の構成

図 1.5に，本論文構成概念図を示す．本論文は，以上のフラッシュメモリの高性能化に関する研究成果をまとめたもので，序論（第１章），フラッシュメモリのワード線冗長方式とワード線ブースト方式（第２章），ヒープポンプの理論式とその最適化検討（第３章），

GPPD型高電圧発生チャージポンプ（第４章），高精度高電圧制御回路（第５章），NOR

型B4‐Flashテストチップを用いた高速プログラムの考察（第６章），結論（第７章）の

７章より構成されている．

第１章序論

本研究を進めるにあたっての歴史的背景，技術開発動向について述べ，本研究の異議を明らかにするとともに，本論文の概要について説明する．

第２章フラッシュメモリのワード線冗長方式とフラッシュメモリのワード線ブースト方式ワード線冗長方式

(17)

図 1.5: 本論文の構成図

従来のNOR型フラッシュメモリでは，過剰消去が発生するために，行冗長を適用することが困難であった．隣接するワード線を同時に選択するグレーコードデコータを用いることで，過剰消去の問題を解決し，行冗長を適用できる技術を提案し，実証する．

過剰消去を防止するため，消去を行う前にメモリセルに書き込みを行い，あらかじめしきい値を高くしておいてから消去動作に入るようにしている．これを消去前書き込みと呼んでいる．WLを冗長に置き換えても，消去前書き込みが行えないメモリセル群がBLに接続されている場合は，過剰消去により誤動作が起きる．これがNOR型フラッシュメモリに行冗長（WLの置き換え）が導入できなかった理由である．

WLに２層アルミを用いたフラッシュメモリにおいて，行の不良の大半を占めるのが，隣接する2本のWLがショートする不良である．ここでもしショートのある2本のWLに同時にプログラムパルスを印加することができれば，WLを高電位にすることが可能となり，

正しく消去前書き込みが行える．

WLの2本選択を実現するには任意の隣接するWLを同時に選択できるような行デコーダが必要になる．これには，隣接するWLのハミング距離が１となるグレイコードを用いればよいことを提案した．

隣接する2本のWLを選択することにより消去前書き込みを行うには与えられたアドレスコードに対してマスクすべきアドレスビットを知る必要があり，その手順を示した．

ワード線ブースト方式

NOR型のフラッシュメモリでは選択されたワード線（WL）の電位は，消去状態にあるメ

(18)

モリセルのしきい値電圧より高くなければならない．通常WL電位は電源電圧に等しい．

したがって，低電圧動作を実現するにはメモリセルのしきい値分布を狭くするか，WLをブーストして電源電圧以上にしなければならない．ポンプ回路のポンピング容量を直列接続することによりブーストの効率を上げるヒープチャージポンプ回路を提案する．

まず，一般に用いられているDickson型チャージポンプの動作を説明し，これをWLブースト回路として使用する際の課題を整流素子に注目して考察する．さらに，一般に用いら

れているDickson型チャージポンプにおいて負荷容量を充電する場合，つまり負荷リーク

が無い場合の動作を確認し，ｎ回のポンプアップ後の負荷容量の電位を算出する．最後に，

Dickson型チャージポンプにおいて負荷にリークがある場合を考察し，平衡状態の出力電

位を算出する．

ヒープポンプ回路

整流素子にNMOSトランジスタを用いる場合はその基板効果が，PMOSトランジスタを用いる場合はその寄生バイポーラトランジスタが，それぞれ悪影響を及ぼす．そこで，著者は，NMOSトランジスタのゲート電圧をブーストすることにより，整流素子による電位降下を低減することを考え，ヒープポンプを提案した．

WLブースト回路をヒープポンプで構成し，0.5µmルール16MビットNOR型フラッシュメモリに搭載した．その回路シミュレーション結果を示す．

3.3V動作の16MビットNOR型フラッシュメモリを0.5µmルールのCMOSプロセスで試作した．その緒言を示す．

第３章ヒープポンプの理論式とその最適化検討

本章では，まず，ヒープポンプの論理式を２段の場合，３段の場合，Ｎ段の場合のそれぞれについて導出する．次に，この論理式の有効性をシミュレーションとの比較で確認する．これにより，論理式が十分な精度でシミュレーションと合致することが分かった．最後に，この理論式を用いてヒープポンプの最適化を検討した．ヒープポンプの論理式を用いて，Vnが等比数列の場合と、等差数列の場合とについて考察した．Vnを等差数列とすることがロスを少なくでき，効率がよいことを確かめた．

第４章GPPD(Gate-Protected-Poly-Diode) 型高電圧発生チャージポンプ

著者は1.8V単一電源16Mbit-DINOR(Divided-bit-line-NOR)型フラッシュメモリを0.25µm ルール，3層メタル配線，CMOSプロセスで開発した．本章では，この開発を進める上でキーテクノロジーとなった，フラッシュメモリの低電圧化を実現する上での回路技術である高電圧の発生効率を改善したGPPD(Gate-Protected-Poly-Diode)型チャージポンプ回路について述べる．

まず，Dickson型チャージポンプを多段に直列接続し，高電圧を生成する従来型の構成を

考察する．次に，５段のDickson型チャージポンプを例に，多段Dicksonの式を導出する．

更に，Dicksonの式を用いて，チャージポンプの最適化を検討する．

(19)

チャージポンプの整流素子として，ポリシリコンで形成したPNダイオードを開発し，GPPG 型チャージポンプ回路を構成した．1.8V動作の16MビットDINOR型フラッシュメモリ

を0.25µm ルールのCMOSプロセスで試作した．その緒言を示す．GPPD型チャージポ

ンプを用いることにより，基板効果による電圧発生効率の低下を制御することが可能となり，低電源電圧での高電圧発生を実現した．

第５章高精度高電圧制御回路

大容量化に向けては，多値フラッシュメモリ技術が重要となる．多値フラッシュメモリを実現するには，メモリセルのしきい値分布を狭くする必要がある．この狭い分布を実現するには，ベリファイ電圧を精度良く発生しなければならない．このベリファイ電圧を精度良く発生するために，レプリカ型電圧検出回路と分圧アンプとを提案する．本章では，まず，レプリカ型電圧検出回路の動作を従来の電圧検出回路と比較して説明する．次に，さらなる高精度の電圧発生のために，分圧アンプの動作を説明する．最後に，このレプリカ型電圧検出回路と分圧アンプとを備えるチップについて，その特性を測定した結果を示す．

レプリカ型電圧検出回路

まず，発振器，チャージポンプ回路，電圧検出回路から成る，高電圧制御回路の構成を説明する．

次に，従来の電圧検出回路の動作を説明しする．従来の電圧検出回路は，モニタ電圧が抵抗比できまるので，高精度の電圧検出に技術的困難を要した．

次に，著者が提案した，レプリカ型検出回路の動作を説明する．レプリカ型検出回路は，

モニタ電圧の発生電圧に対するゲインが１とできるので，高精度の電圧検出が実現できる．

分圧アンプ回路

レプリカ検出回路を用いることで高精度での検出が実現できる．しかし，この場合でも，

リップルは依然残る．このリップルの影響を抑制し，さらに出力電圧の精度を向上されるため，に，分圧アンプを提案する．

更に，レプリカ型検出回路と分圧アンプとを備えた，チップの測定波形を示し，その効果を確認する．

第６章NOR 型B4‐Flash テストチップを用いた高速プログラムの考察

大容量の不揮発性メモリ市場においては，高速プログラム動作は強く望まれている性能である．NAND型においては，100MB/sの高速プログラムが報告されている．しかし，NAND 型は，その構成上メモリセル電流が少なく，それゆえに，高速ランダムアクセスが実現できない，という課題がある．一方，NOR型は，高速ランダムアクセスは可能であるが，高速プログラムは実現できていない．著者は，B4‐HE(Back Bias assisted Band‐to‐Band tunneling induced Hot‐Electron)注入を用いたPチャネルSONOS型セルを提案した．その技術を，B4-HE注入方式をフローティングゲートNOR型アレイに適用し，4MビットのB4-Flashテストチップを試作した

(20)

まず，B4-Flashセルの，読み出し動作，プログラム動作，消去動作を順次説明する．

読み出し動作

読み出し時には，ウエル線(W ELL)に，電源電圧である1.8V を印加し，ソース線(SL) に同じく1.8V を印加する．さらに，読み出し選択のワード線(W La)を−2.2V に，非選択のワード線(W Lb)を1.8V にする．

プログラム動作

プログラム動作では，プログラム対象のメモリセルのゲート電位，つまり選択ワード線 (W La)を7V に，ドレイン電位，つまり選択ビット線(BLa)を0V に，ソース電位，つまりソース線(SL)を電源電圧の1.8V に，ウエル電位，つまりウエル線(W ELL)を8V にそれぞれ設定する．

消去動作

消去動作では，消去対象のメモリセルのワード線を−10V ^{に，ソース線を}8V に，ウエル線を8V にそれぞれ設定する．

テストチップの構成

4MビットのB4-Flashテストチップのメモリセルサイズは0.16µm²である．各ブロックは512Kビットであり，8ブロックで構成している．カラムラッチは4K個を備えている．

プログラムベリファイシーケンス

プログラムベリファイシーケンスは，ソース線抵抗を下げるための，ダブルソース線構成(Double Source Line Architecture: DSLA) を採用した．また，選択的ベリファイ方式 (Selective Verifying Method: SVM)を適用することで，プログラムベリファイ動作中に発生する不必要なプリチャージ電流及びセンス電流を割愛した．

マルチレベルの検討

マルチレベル動作を確認した．ダブルソース線構成と選択的ベリファイ方式により３レベルのプログラム分布を約1V に制御できた．

第７章結論

第２章から第６章までの研究成果をまとめ，結論とした．

(21)

参考文献

[1] D. Kahng and S.M.Sze, ”A Floating Gate and Its Application to Memory Device,”

The Bell System Tech. J., pp.1288-1295, 1967

[2] D. Frohmann-Bentchkowsky, ”A fully-decoded 4028-bit electrically programmable MOS ROM, 1971 ISSCC, pp.80-81, Feb 1971

[3] W. S. Johnson et al, ”A 16Kb electrically erasable nonvolatile memory,” 1980 ISSCC, pp.152-153, Feb 1980

[4] T.Hagiwara et al, ”A 16Kbit electrically erasable PROM using n-channel Si-gate MONOS technology IEEE J. Solid-State Circuits, vol.SC-15, pp.346-353, June 1980.

[5] F.Masuoka et al. ”A New Flash E2PROM Cell Using Triple Polysilicon Technology,”

IEDM Tech. Dig.,, pp.464-467, Dec. 1984.

[6] V.N.Kynett et al. ”An System Reprogrammable 32K X 8 CMOS Flash Memory,” IEEE J. Solid-State Circuits, vol.23, no.5, pp.1157-1162, Oct 1988.

[7] W.I.Kinney et al. ”A non-volatile memory cell based on ferroelectric storage capaci- tors,” IEDM Tech. Dig.,, pp.850-851, 1987.

[8] 独立行政法人新エネルギー産業技術総合開発機構(HP)

(22)

第 2 章フラッシュメモリのワード線冗長方式とワード線ブースト方式

2.1 _序

近年，電池駆動の携帯電話において，低電圧で動作する大容量フラッシュメモリの需要が高まってきている．

大容量のフラッシュメモリを実現するには，冗長技術の適用が必要となる．[1]，[2]，[3]

これまでNOR型のフラッシュメモリでは行の冗長が有効に適用されていなかった．これは不良のあるワード線につながったメモリセルが過剰消去されるためである．したがって過剰消去を起こさないような冗長方式が必要となる．

さらには，NOR型のフラッシュメモリでは選択されたワード線（WL）の電位は，消去状態にあるメモリセルのしきい値電圧より高くなければならない．通常WL電位は電源電圧に等しい．したがって，低電圧動作を実現するにはメモリセルのしきい値分布を狭くするか，WLをブーストして電源電圧以上にしなければならない．低電圧動作を保証するには効率の良いブースト回路が必要となる．

本章では，まず，不良のワード線に対しても消去前書き込みを行うことができるデコーダ方式を提案する．[7]次に，ポンプ回路のポンピング容量を直列接続することによりブーストの効率を上げるヒープチャージポンプ回路を提案する．

この技術を用いて3.3V動作の16MビットNOR型フラッシュメモリを0.5µmルールで開発した．セルサイズは1.7µm×1.9µm，チップサイズは9.3mm×11.5mm，電源電圧が 3.3Vでアクセスタイムは65nsである．

2.2 行冗長方式

NOR型のフラッシュメモリの消去動作はチップ内あるいはブロック内の全てのメモリセルに消去パルスを連続して印加することによって行われる．消去パルスを過剰に印加してしまうと，メモリセルが過剰に消去されてしきい値が負になるという過剰消去が起きる．しきい値が負のメモリセルは，そのワード線（WL）がLレベルであっても，セル電流を流す．ゆえに，過剰消去されたメモリセルが接続されているビット線(BL)は常にLにドライブされる．したがって，この過剰消去が起きると，そのメモリセルの誤動作のみならず，

(23)

そのセルと同じ列にある，つまり同一のBLに接続されている正常なメモリセルの動作も阻害してしまう．

この過剰消去を防止するため，消去を行う前にメモリセルに書き込みを行い，あらかじめしきい値を高くしておいてから消去動作に入るようにしている．これを消去前書き込み [4]，[5]，[6]と呼んでいる．消去動作はチップ内あるいはブロック内の全てのメモリセルに対して一括して行われるので，冗長回路によって置き換えられた不良のメモリセル群に対しても例外なく消去パルスが印加される．したがって，不良メモリセル群に対しても消去前書き込みを行わなければならないが，不良なので正常な書き込みができない．前述のとおり過剰消去されたメモリセルは同一の列にあるメモリセルの読み出し動作に悪影響を及ぼす．ゆえに，WLを冗長に置き換えても，消去前書き込みが行えないメモリセル群がBL に接続されている場合は，過剰消去により誤動作が起きる．これがNOR型フラッシュメモリに行冗長（WLの置き換え）が導入できなかった理由である．

2.2.1 WLショート不良

WLに２層アルミを用いたフラッシュメモリにおいて，行の不良の大半を占めるのが，隣接する2本のWLがショートする不良である．この不良が起きるとWLに接続されているメモリセルが正常であっても，そのメモリセルに消去書き込みができなくなり過剰消去を起こす可能性がある．図2.1にWLショート不良の模式図を示す．消去前書き込みのため

L H L L

Row Decoder

Selected WL Short

L H L L

図 2.1: WLショート不良

に選択されたWLには正の高電圧プログラムパルスが印加される．しかし，ショートのある隣接WLはLレベルなので，選択されたWLはプログラムに十分な高電位に到達しない．この消去前書き込みの失敗が過剰消去を引き起こす．

(24)

ここでもしショートのある2本のWLに同時にプログラムパルスを印加することができれば，WLを高電位にすることが可能となり，正しく消去前書き込みが行える．2本のWL が同時に選択されるとそれぞれに接続されたメモリセルが同時にプログラムされてしまうが，消去前書き込みは全てのメモリセルに対して適用するので，消去前書き込みに限りWL の2本選択が許容される．

このWLの2本選択により不良メモリセル（正確には不良WLに接続されている正常メモリセル）にも消去前書き込みができ，過剰消去の問題が解決され，行の冗長の適用が可能となる．

2.2.2 WL2本選択

WLの2本選択を実現するには任意の隣接するWLを同時に選択できるような行デコーダが必要になる．以下にWL2本選択を可能にする行デコーダの構成を説明する．図2.2は 2ビットのバイナリデコーダである．このバイナリデコーダの動作を解析することで，WL

A1 /A1 A0 /A0

WL(00)

WL(01)

WL(10)

WL(11)

図2.2: 2ビットバイナリデコーダ

の2本選択を考察する材料とする．図2.2において，例えばW L(00)とW L(01)とを同時に選択するにはアドレス信号A1をL，/A1をHにし，A0と/A0とを共にHにすればよい．A0と/A0とを共にHにすることを，A0を「マスクする」ということにする．ところ

(25)

が，バイナリデコーダでは，W L(01)とW L(10)とを同時に選択することはできない．A0 とA1とをそれぞれにマスクすれば，W L(01)とW L(10)とが選択できるが，W L(00)と W L(11)も選択されてしまう．これはこの2つのWLのハミング距離１より大きいためである．したがって，任意の隣接するWLを2本だけ同時に選択できるようにするには，全ての隣接するWLのハミング距離が１となるようにすればよい．そうすると，適切なアドレスビットをマスクすることにより任意の隣接するWLを同時に選択することができる．

グレイコードを適用すると，前記の構成が実現できる．表 2.1にバイナリコードとグレイコードの対応を示す．表2.1から明らかなように隣接するグレイコードのハミング距離

表2.1: バイナリコードとグレイコードの対応

Decimal Binaly Gray a1 a0 g2 g0

0 0 0 0 0

1 0 1 0 1

2 1 0 1 1

3 1 1 1 0

は全て１となる．図2.3は2ビットのグレイコードデコーダである．図2.2のバナリデコーダとの違いは各デコーダに入力されるアドレス信号の組合せだけである．実際のデコーダのレイアウトではアドレスバス上のコンタクトの位置が違うだけなので，グレイコードを適用することによるレイアウト面積の増加は無い．また，グレイコードを用いることでアクセスの遅延も生じない．

2.2.3 マスクアドレスの決定

隣接する2本のWLを選択することにより消去前書き込みを行うには与えられたアドレスコードに対してマスクすべきアドレスビットを知る必要がある．どのアドレスビットをマスクすれば与えられたアドレスに対応するWLとその隣のWLとを同時に選択できるかを決定しなければならない．図2.4はこのマスクビットを決定する回路である．マスクビットを決定するには，与えられたアドレスの次のアドレスを導出しなければならない．この導出にバイナリコードを利用する．バイナリコードでは，そのコードに１を加算することで，次のアドレスが算出できるからである．この回路は次の4つの段階からなる．以下，

図2.4の回路動作を各段階に応じて順次説明していく．

(26)

A1 /A1 A0 /A0

WL(00)

WL(01)

WL(11)

WL(10)

図2.3: 2ビットグレイコードデコーダ

（１）グレイコードからバイナリコードへの変換

グレイコードからバイナリコードへの変換式は次のように与えられる．

A_i = G_n⊕G_n₋₁⊕ · · · ⊕G_i(i= 0,· · ·, n−1) (2.1)

An = Gn (2.2)

ここに，Giはグレイコードでのi番目のビット，Aiはバイナリコードでのi番目のビット，

⊕は排他的論理和をそれぞれ表す．例えば与えられたアドレスがG= (01)ならA= (01) が上記の変換により得られる．図2.4の（１）の部分でこの処理を行う．

（２）隣接アドレス算出

次に，算出されたバイナリコードに１を加算する．これにより選択されるWLの次のWL のアドレスを求める．A= (01)に１を加えるとA = (10)になる．この処理は加算器で実現している．これは図2.4の（２）に相当する．

（３）バイナリコードからグレイコードへの変換

バイナリコードa= (10)をグレイコードへ変換するとg = (11)となる．この変換処理は次の式に基づいて行われる．

g_i=a_i⊕a_n+1(i= 0,· · ·, n−1) (2.3)

(27)

図2.4: マスクビット決定回路

図2.4の（３）の部分でこの処理を行っている．g= (11)はG= (01)に隣接するWLを表している．したがって，gとGとのハミング距離は１になっている．

（４）マスクアドレスの算出

最後にgとGに排他的論理和をビット毎に適用するとM = (10)となり，ただ1ビットのみが１となる．これがマスクされるべきビットである．図2.4の（４）の部分でこの処理を行っている．

16MビットNOR型フラッシュメモリでは16本の冗長WLを備えている．不良WLの

(28)

置き換えはヒューズ素子をレーザーカッティング装置でヒューズブローすることによって行う．消去前書き込み時だけは冗長回路に置き換えられた不良WLに対してもマスクビット決定回路により書き込みが行われる．試作段階では救済されたチップのうち65％が本冗長方式の寄与により救済されたものとなった．

2.3 1 段 Dickson 型チャージポンプ

本節では，一般に用いられているDickson型チャージポンプの動作を説明し，これをWL ブースト回路として使用する際の課題を整流素子に注目して考察する．

2.3.1 負荷リークがない場合の動作原理

本項では，一般に用いられているDickson型チャージポンプにおいて負荷容量を充電する場合，つまり負荷リークが無い場合の動作を確認し，ｎ回のポンプアップ後の負荷容量の電位を算出する．Dickson型チャージポンプは図 2.5のに示すようにポンプアップ容量 C_pと整流素子D₁，D₂およびクロック信号CLKより構成される．C_lは負荷容量である．

図2.5: チャージポンプ回路

ポンピング動作はセットアップ状態とポンプアップ状態の2状態をクロック信号に応じて交互に繰り返すことにより行われる．

セットアップ状態では，クロック信号CLKがL(0V)で，ポンプアップ容量C_pはD₁を通じて（VCC−Vd）に充電される．Vdは整流素子D1による電圧降下である．このとき，整流素子D₂は逆バイアス状態にあるので，V_outからV₁への電荷の移動は阻止される．図2.6 参照．ポンプアップ状態で，CLKがH(V_CC)となると，V₁はカップリングを受けて{V_CC+ (VCC −V_d)}^となり，VoutはV1からD2を通じて充電される．このとき，整流素子D1 は

(29)

図2.6: チャージポンプ回路セットアップ

逆バイアス状態にあるので，V₁からV_CCへの電荷の移動は阻止される．図 2.7参照．今，

図 2.7: チャージポンプ回路ポンプアップ

セットアップ状態でC_pの電位がV_CC−V_d であり，かつV_outの電位がV_lであったとする．

それに続くポンプアップ状態でCpの両端の電位差が(V1−∆V1)に，Voutが(Vl−∆Vl)にそれぞれなったとすれば，次の連立方程式が成り立つ．





∆V₁·C_p = ∆V_l·C_l

V_l+ ∆V_l=V_CC+ (V_CC −V_d)−∆V₁−V_d (2.4) ただし，抵抗R_lの値が十分に大きく，抵抗R_lを通じての電流は無視できるものとする．式

(30)

(2.4),より，1回のポンプアップによる負荷容量の昇圧量は，

∆V_l = (2V_CC−2V_d−V_l) Cp

C_p+C_l (2.5)

と求められる．Vl の初期値を0V とすると，n 個のクロック信号を受けた後のCl の電位 V_l(n)は，

V_l(n) = 2(V_CC−V_d) [

1− { C_l C_p+C_l}ⁿ

]

(2.6) となる．また，n回目のポンプアップで負荷容量の電圧上昇は，

∆V_l(n) = 2(V_CC −V_d){ C_p

Cp+Cl}{ C_l

Cp+Cl}ⁿ (2.7)

となる．式(2.6)よりV_outは2(V_CC −V_d)へ漸近していくことが分かる．このV_outをWL デコーダの電源とすることにより，選択WLをV_outにし，低電圧動作においても比較的高電圧のWLを得ている．

2.3.2 負荷リークがある場合の動作原理

次に，Dickson型チャージポンプにおいて負荷にリークがある場合を考察し，平衡状態

の出力電位を算出する．チャージポンプの出力をWLデコータの電源とすると，WLを切り替えた際に，新たに選択されたWLの充電電流と切り替えに伴う貫通電流が発生するため，負荷リークを加味しなければならない．抵抗R_lに，電流I_outが流れているとする．図2.8 に動作波形を示す．CLKがLのとき，V1はVCC −Vdになっている．CLKがHになると，カップリングにより，V1は理想的にはV_CCだけ押し上げられる．その後，容量C_lから電荷qが流出したとすれば，V₁はv= q

Cl

だけ電位が下がる．さらに，V_outは整流素子 D2による電位降下によりV1からVdだけ下がるので，

Vout=VCC−Vd+VCC− q

Cp −Vd (2.8)

と表される．CLKがLに戻ると，整流素子D₁を通じて，容量C_pが充電され，ノードV₁ はVCC−Vdに戻る．一回のクロックで電荷qが供給され，このクロック周期がTであることから，出力電流I_outは

Iout= q

T (2.9)

となり，q =IoutT と表せる．これを式(2.8)に代入すると，

Vout= 2(VCC−Vd)− T Cp

Iout (2.10)

(31)

図2.8: チャージポンプ回路リークがある場合の波形

図2.9: Dickson型チャージポンプの等価回路

となる．これが，負荷にリークがある場合の関係式である．式(2.10)から，このチャージポンプは，内部電源2(VCC−V_d)に内部抵抗 T

C_p を持った電源とみなすことができる．図2.9 にその等価回路を示す．負荷容量がC_lであることから，この系の時定数τは

τ = T C_l

C_p (2.11)

となる．これを用いてVoutをあらわすと，

V_out = 2(V_CC−V_d) {

1−exp(−t τ)

}

= 2(VCC−Vd) {

1−exp(−t T

Cp

C_l) }

(2.12)

(32)

と表せる．T の期間に一回のポンプアップ動作が行われることから，ポンプアップ回数ｎは，n= t

T ^{とあらわせるので，式}(2.12)は，

V_out = 2(V_CC−V_d) {

1−exp(−nC_p Cl

) }

(2.13) とあらわすことができる．式(2.7)と，式(2.13)とをグラフにあらわしたものが図2.10である．VCC = 3.3V，Vd= 0.5V，Cl = 200pF，Cp = 30pF としている．リークの有無にかか

図 2.10: 立ち上がり動作

わらず，V_outが上昇する振る舞いは指数関数的にあらわされる．また，V_outは2(V_CC−V_d) へ漸近していく．

2.4 整流素子の考察

式(2.10)から所与のリーク電流Ioutに対してVoutを高くするには，

（１）整流素子による電位降下V_dを小さくする，

（２）クロック周期T を短くする，

（３）ポンプアップ容量Cpを大きくする，

と良いことが分かる．本節では，チャージポンプにおける整流素子の電位降下に注目して考察をすすめる．この整流素子として，MOSトランジスタをダイオード接続したものが一般的に用いられる．この場合，整流素子の電位降下は，MOSトランジスタのしきい値 V_thとあらわすことができる．NMOSトランジスタを整流素子として用いた場合，そのp ウエルはGND電位に固定されるので，高電圧が印加されたときは，基板効果によりV_thが

(33)

上昇してしまう．これは前記（１）の項目に反する特性になっている．一方，PMOSトランジスタを整流素子として用いた場合，そのnウエルは整流素子のアノード側に接続することにより，基板効果の悪影響は解消できる．しかし，寄生バイポーラトランジスタにより，電荷がGNDへ抜けてしまうという問題が生じる．図2.11はPMOSトランジスタをダイオード接続したときの断面構造である．図より，p+拡散をエミッタ，ｎウエルをベース，

図 2.11: PMOSトランジスタによる整流素子

ｐ基板をコレクタとする寄生バイポーラトランジスタが構成されている．PMOSトランジスタで構成される整流素子が順バイアスされるとき，ｐ+拡散のエミッタからｎウエルのベースが順バイアスされる場合があり，これによりｐ+拡散のエミッタからｐ基板のコレクタへ電流が流れてしまう．ｎウエルはｐ＋拡散と電気的に接続してはいるが，ｎウエルの抵抗成分により，電位勾配が発生し，寄生バイポーラトランジスタのエミッタ−ベースが順バイアスされてしまうのである．以上のように，整流素子にNMOSトランジスタを用いる場合はその基板効果が，PMOSトランジスタを用いる場合はその寄生バイポーラトランジスタが，それぞれ悪影響を及ぼす．そこで，著者は，NMOSトランジスタのゲート電圧をブーストすることにより，整流素子による電位降下を低減することを考え，ヒープポンプを提案した．

2.5 ヒープポンプ回路

図2.12はヒープポンプの構成を示した回路図である．[8]，[9]以下にヒープポンプ回路

(34)

図 2.12: ヒープポンプ回路

の動作を説明する．まず，セットアップ状態で，クロック信号CLKがHのとき，ノードn1 は0Vとなり，ポンプアップ容量Cp1はトランジスタP3を通じてVCC に充電される．このときノードn3は0Vで，２次のポンプアップ容量C_p2もトランジスタP6を通じてV_CC に充電される．次に，ポンプアップ状態で，クロック信号CLKが0Vとなると，ノードn1 がV_CCになり，ノードn2はカップリングを受けて2V_CCとなる．このとき，トランジスタ P4がONしてノードn2とノードn3とを接続するので，ノードn3も2V_CCとなる．ノードn3が2VCCとなると，ポンプアップ容量Cp2がさらにカップリングを受けてノードn4が 3V_CCとなり，高電圧が得られる．このとき，このとき，トランジスタP7がONしてノードn3とV_outとを接続するので，V_outも2V_CC となる．ノードn3はLレベルが0V，Hレベルが2VCCのクロック信号とみなすことができる．さらに，Voutは，Lレベルが0V，H レベルが3V_CC のクロック信号とみなすことができる．つまり，ヒープポンプでは，段数 Nに対して，理想的にはN VCCの振幅のクロックが得られることになる．

式(2.4)と同様にヒープポンプについてもポンプアップの効率を考えると，次の連立方程

式が成り立つ．





∆V_p·Cp

N = ∆V_l·C_l

Vl+ ∆Vl=VCC+αN VCC−∆Vp

(2.14)

ヒープポンプの場合，N段を直列に接続すると各ポンプアップ容量も直列に接続されるので実効のポンプアップ容量はCp

N となる．また切り替え回路による損失を考慮し，各ポンプアップ容量がN段接続されたときの電圧をαN V_CC としている．損失αはレベルシフト回路に入力される電荷に対し次段に伝達される電荷の割合を示す．V_lの初期値を0Vとす

(35)

ると，n個のクロック信号を受けた後のC_lの電位V_l(n)は，

V_l(n) ={(1 +N α)V_CC} [

1− { N C_l C_p+N C_l}ⁿ

]

(2.15) また，n回目のポンプアップで負荷容量の電圧上昇は，

∆Vl(n) ={(1 +N α)VCC}{ C_p

Cp+N Cl}{ N C_l

Cp+N Cl}ⁿ (2.16) となる．例として，このヒープポンプを使って9Vを得る場合を考える．n = 1としたとき，式(2.15)をNについて解くと，

N = V_l−V_CC αVCC−ClVl

C_p

(2.17)

となる. 段数Nを C_l

C_p の関数としてグラフに示したのが図 2.13である．ここに，V_l= 9V，

図2.13: N −C_p Cl

特性

VCC = 3.3V，Vd= 0.8V，α= 0.7としている．例えば，4段のヒープポンプでは，ポンプアップ容量Cpは負荷容量C_lの10倍の容量が必要となる．面積の視点からは非常に効率が悪いが，1クロックで1.8Vから9Vを生成できる，というメリットがある．

(36)

2.6 ヒープポンプによる WL ブースト回路

16MビットNOR型フラッシュメモリで採用した，ヒープポンプで構成したWLブースト回路を図2.14に示す．WL電位を生成する部分はCm1，Cm2から構成される２段ヒープ

図2.14: WLブースト回路構成

である．上記，２段のヒープを出力に接続する整流素子としてNMOSトランジスタT rを使用し，そのゲート電圧を生成する部分は，C_s1，C_s2，C_s3，C_s4から構成される４段ヒープである．図2.15にこのヒープポンプ回路のシミュレーション結果を示す．NMOSトラン

ソースゲート

ドレイン

図2.15: シミュレーション結果

ジスタのゲートを約9Vにすることで，電荷をドレインからソースに正常に伝えている．

早稲田大学審査学位論文（博士）