ア・ユーザーガイド
目次
1 アルテラ Advanced SEU Detection IP コア・ユーザーガイド... 3
1.1 機能概要...3
1.1.1 オンチップ・ルックアップ・センシティビティー・プロセッシング... 4
1.1.2 オフチップ・ルックアップ・センシティビティー・プロセッシング... 7
1.2 アルテラ Advanced SEU Detection IP コアの使用... 16
1.2.1 IP コアのカスタマイズと生成... 17
1.2.2 アルテラ Advanced SEU Detection IP コア・パラメーター... 22
1.3 CRAM アレイでの SEU の緩和 ...22
1.3.1 Quartus Primeソフトウェアでの Advanced SEU Detection 機能の有効化... 22
1.3.2 階層的タグ付け... 22
1.3.3 センシティビティー・マップ・ヘッダー・ファイルのルックアップ... 23
1.4 アルテラ Advanced SEU Detection IP コア・ユーザーガイドのアーカイブ... 27
1.5 変更内容...27
1 アルテラ Advanced SEU Detection IP コア・ユーザーガイド
アルテラ Advanced SEU Detection IP コアは、アルテラ IP ライブラリーに含まれており、次の実行 が可能です。
• 階層的タグ付け—SEU ( シングル・イベント・アップセット ) に関するデザイン階層の各部分の重 要性を記述し、デザイン段階での階層的タグ付けを実行します。
• センシティビティー・プロセッシング— EDCRC ( エラー検出巡回冗長検査 ) ハード IP による SEU 検出と位置の重要性を決定します。オンチップとオフチップのセンシティビティー・プロセッシ ングを有し、システムの実行時にセンシティビティー・プロセッシングを実行します。
表 1. デバイスファミリーのサポート機能
機能 サポートされるデバイス
階層タグ付けとセンシティビティ
ー・プロセッシング Stratix® V、Arria® 10、Arria V、Arria V GZ、Cyclone® V センシティビティー・プロセッシン
グ Stratix IV、Arria II GX、Arria II GZ
アルテラ Advanced SEU Detection IP コアは、 Quartus® Primeソフトウェアの IP Catalog と パラメーター・エディターから選択およびコンフィグレーションができます。
アルテラ Advanced SEU Detection IP コアは、アルテラ EMR Unloader IP コアとともに使用する 必要があります。アルテラ EMR Unloader IP コアは、EDCRC エラーの検出のたびに、エラー・メッセ ージ・レジスター（EMR）の内容を提供します。アルテラ EMR Unloader IP バリエーションからの
emr
、emr_valid
、およびemr_error
信号を対応するアルテラ Advanced SEU Detection IP バリエーションの入力に接続します。関連情報
• Introduction to Altera IP Cores
• Altera Error Message Register Unloader IP Core User Guide
• 27ページの アルテラ Advanced SEU Detection IP コア・ユーザーガイドのアーカイブ 旧バージョンの アルテラ Advanced SEU Detection IP コア・ユーザーガイドのリストを提 供します。
1.1 機能概要
以下のアルテラのデバイスは、CRAM フレームあたりの巡回冗長検査 (CRC) の値を備えています。ま た、EDCRC ロジックは、アップセットの位置とタイプの特定もできます。
• Arria 10、Arria V、Cyclone V、Stratix V のデバイスファミリーは、32 ビット CRC 値を有しま す。
• Arria II と Stratix IV のデバイスは、16 ビット CRC 値を有します。
Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、
Quartus Primeソフトウェアは、SEU にセンシティブなデザインのコンフィグレション領域の Sensitivity Map Header ファイル (
.smh
) を生成します。ソフトウェアでは、デザイン階層と割り当 てられた ASD (advanced SEU detection) 領域を使用して.smh
ファイルを作成します。センシティ ビティー・プロセッシング中、アルテラ Advanced SEU Detection IP コアは、EMR デバイスにある位 置情報から.smh
内のアップセットの位置を探索し、ビットがデザインにとって重要かどうかを返しま す。アルテラ Advanced SEU Detection IP コアは、次のコンフィグレーションでインスタンス化が可能 です。
• オンチップ・ルックアップ・センシティビティー・プロセッシング—センシティビティー・プロセッシン グ・ソフト IP は、エラー位置の報告とルックアップを提供します。
• オフチップ・ルックアップ・センシティビティー・プロセッシング—マイクロプロセッサーなどの外部 ユニットは、EMR 情報を使用してエラー位置の探索を実行します。
関連情報
• 12ページの SMH ファイルの種類
• 22ページの 階層的タグ付け
1.1.1 オンチップ・ルックアップ・センシティビティー・プロセッシング
SEU 検出をサポートするすべてのデバイスファミリーは、ハードエラー検出ブロックが含まれています。
このブロックは、サポートされるデバイスのソフトエラーを検出し、1 ビット・エラーと隣接する 2 ビット・
エラーの位置を提供します。アルテラ Advanced SEU Detection IP コアはエラー検出ブロックのエ ラー検出レジスターをリードし、センシティビティー・マップで１ビット・エラー位置を比較します。このチェ ックは、障害がデバイス動作に影響を与えるかどうかを判断します。
図 -1: オンチップ・ルックアップ・センシティビティー・プロセッシングのシステム概要
EMR Unloader
IP Core
Advanced SEU Detection
IP Core
User-Supplied Memory Access
Logic critical_error noncritical_error regions_report Memory
Interface Error
Messages Register Interface
CRAM CRC Error Detected
FPGA Sensitivity Lookup
Information (SMH) Stored in External Memory
CRC_ERROR
アルテラ Advanced SEU Detection IP コアは、EMR Unloader IP コアまたはユーザーロジックに より提供される EMR 内容にアクセスして EMR 内容を分析し、センシティビティー・マップを含む外部 メモリーに照会を発行します。システム設計者は、メモリー・アクセス・ロジックと外部メモリーの情報を 提供する必要があります。
エラー検出ロジックでの SEU の緩和は、ロジックのソフトエラーを許容する SEU 検出回路を実装し ます。例えば、デザインでアルテラ Advanced SEU Detection IP コアの 2 つのインスタンスをインス タンス化し、インスタンス出力を比較します。IP コアの各インスタンスは、他のインスタンスで発生する エラーを「重大」としてハイライトします。
関連情報
• Altera Error Message Register Unloader IP Core User Guide
• Configuration, Design Security, and Remote System Upgrades in Stratix V Devices Stratix V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
• Configuration, Design Security, and Remote System Upgrades in Stratix IV Devices
Stratix IV デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
• Arria 10 デバイスのコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・ア ップグレード
Arria 10 デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
• Configuration, Design Security, and Remote System Upgrades in Arria V Devices Arria V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
• Configuration, Design Security, and Remote System Upgrades in Cyclone V Devices
Cyclone V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
1.1.1.1 オンチップ・プロセッシング信号
図 -2: オンチップ・プロセッシングでのアルテラ Advanced SEU Detection IP コア信号
clk
reset
cache_comparison_off data
valid error
address read byteenable waitrequest
critical_error clk
reset
cache_comparison_off emr[66:0]
emr_valid emr_error
mem_addr[31:0]
mem_rd mem_bytesel[3:0]
mem_wait
critical_error
Altera Advanced SEU Detection IP Core
noncritical_error noncritical_error regions_report regions_report
readdata readdatavalid
mem_data[31:0]
mem_datavalid
busy busy
critical_clear critical_clear
表 2. オンチップ・プロセッシングでのアルテラ Advanced SEU Detection IP コア信号
インターフェイス 信号 タイプ 幅 説明
クロックとリセット clk 入力 1 • クロック入力。
• EMR Unloader IP コアと同じ入力クロックを使 用します。入力周波数は、次の内容が使用可能に なる前に EMR 内容の処理に十分である必要が あります。例えば、Stratix V デバイスで推奨され る最小周波数は 30 MHz です。
周波数が低すぎて IP コアが現在の内容の処理 中に新しい EMR 内容が使用可能になると、
critical_error信号をアサートします。
reset 入力 1 アクティブ high リセット。
continued...
インターフェイス 信号 タイプ 幅 説明 キャッシュ・コンフィ
グレーション
cache_compariso n_off
入力 1 • スタティック入力信号。
• IP コアがキャッシュ比較をバイパスするよう命じ ます。EMR 値は、すでにキャッシュに存在してい ても格納されます。
• カスタムデザインでの内部スクラブ機能で使用可 能です。
Avalon Streaming (Avalon-ST) シン ク・インターフェイス
信号(1)
emr 入力 • 46 (Stratix IV)
• 67 (Stratix V、Arria V)
• 119 (Arria 10)
アルテラ EMR Unloader IP コアからのエラー・メッ セージ・レジスター (EMR) データ入力です。
emr_valid 入力 1 emrデータ入力が有効であることを示します。
emr_error 入力 1 • emrデータ入力がエラーにより無効であることを
示します。
• このエラーは、アルテラ EMR Unloader IP コア のデータ・オーバーラン時に発生する可能性があ ります。
エラー noncritical_err or
出力 1 SMH ルックアップで EDCRC エラーが重要ではな
い領域にあると判断されたことを示します。
critical_error 出力 1 SMH ルックアップで EDCRC エラーが重要な領域
にあると判断されたことを示します。
regions_report 出力 1 • SMH ルックアップにより報告されたエラーの
ASD (advanced SEU detection) 領域です。
• Largest ASD region ID usedパラメータ ーをこのポート幅に設定します。
critical_clear 入力 1 • オプション入力信号。
• この信号をアサートし、最終処理の EMR データ 入力のerror reportをクリアーします。
• critical_errorとregions_report、 またはnoncritical_errorをクリアーしま す。
busy 出力 1 • オプション出力信号。
• ロジック high は ASD IP が EMR データ入力 の処理で busy 状態であることを示します。
• 処理が完了し、critical_errorまたは noncritical_error信号がアサートされ ると、信号は low になります。
外部メモリー Avalon Memory
Mapped (Avalon-MM) マ
スター
mem_addr 出力 • ユーザーロジックへ出力。
• リードされる 32 ビット・ワードのバイトアドレス です。
mem_rd 出力 • ユーザーロジックへ出力。
• リード動作を要求するためのユーザーロジックへ の信号です。
continued...
(1) Avalon-ST streaming シンク・インターフェイスを EMR Unloader IP コアの対応する Avalon-ST ソース・イ ンターフェイスに接続します。
インターフェイス 信号 タイプ 幅 説明
mem_bytesel 出力 • ユーザーロジックへ出力。
• IP コアが必要とするバイトを選択する４ビット信 号です。IP コアが 32 ビットすべてを必要としな い場合、リード数の最適化のために 16 または 8 ビット・メモリーを使用可能にします。
mem_byteselのビット 0 が 0 の場合、IP コ アはmem_dataのビット 0 から 7 までを無視 します。同様に、mem_byteselのビット 0 が 0 の場合、IP コアはビット 1 から 3 までを無視 します。
mem_wait 入力 • ユーザーロジックからの入力。
• リード動作が実行中であることをメモリー・インタ ーフェイスに通知します。mem_rdがアサ―トさ れた後、IP コアを待機状態で保つために始めの 立ち上がりクロックにより high である必要があ ります。
mem_data 入力 • ユーザーロジックからの入力。
• 32 ビット・データ・バス。mem_waitが high に なる場合、およびmem_rdが low に戻る場合 は、データが存在している必要があります。
mem_datavalid 入力 • ユーザーロジックからの入力。
• 前のmem_rd要求に応答し、mem_data信号 に有効データがあることを示す信号です。
関連情報
Altera Error Message Register Unloader IP Core User Guide
1.1.2 オフチップ・ルックアップ・センシティビティー・プロセッシング
アルテラ Advanced SEU Detection IP コアは、エラー検出ブロックの EMR 内容を分析し、システ ム・プロセッサーに情報を提供します。システム・プロセッサーは、障害がデバイス動作に影響を与えるか どうかを判断します。システム・プロセッサーは、
.smh
に対してルックアップ実行のアルゴリズムを実装 します。オフチップ・センシティビティー・プロセッシングは、以下の２つのコンポーネントで構成されています。
• CRC ブロックの EMR 内容を解釈し、情報をプロセッサー・インターフェイスに提示するためのデザ インロジック。
• オフロードされた EMR の内容を格納するキャッシュ。
図 -3: オフチップ・ルックアップ・センシティビティー・プロセッシングのシステム概要
EMR Unloader
IP Core
Advanced SEU Detection
IP Core
Error Message Cache Interface Error Message
Register Interface
CRAM CRC Error Detected
FPGA
Sensitivity Processor (e.g., System CPU)
CRC_ERROR
Sensitivity Lookup Information (SMH) Stored in System Memory
EMR 処理装置は、SEU 上の EMR Unloader IP コアにより CRC ブロックからオフロードされた EMR の内容を分析します。EMR 処理装置はキャッシュが満量になるまでキャッシュに各固有の EMR 値をライトします。キャッシュが満量になると、システム・インターフェイスにキャッシュ・オーバーフロー・
フラグがアサートされます。
キャッシュに新しい値がライトされるたびに、EMR 処理装置はプロセッサーに割り込みをアサートしま す。システム・プロセッサーは EMR 値をリードし、CRAM の位置の重要度を判断するために
.smh
に対 してルックアップを実行します。システム・プロセッサーが割り込みを実行した後、キャッシュに未処理の EMR 値がある場合、EMR 処理装置はキャッシュラインを進め、追加割り込みアサーションを生成しま す。SMH ルックアップの後、システム・プロセッサーは必要な是正応答を決定します。
関連情報
• Altera Error Message Register Unloader IP Core User Guide
• Configuration, Design Security, and Remote System Upgrades in Stratix V Devices Stratix V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
• Configuration, Design Security, and Remote System Upgrades in Stratix IV Devices Stratix IV デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
• Arria 10 デバイスのコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・ア ップグレード
Arria 10 デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
• Configuration, Design Security, and Remote System Upgrades in Arria V Devices Arria V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
• Configuration, Design Security, and Remote System Upgrades in Cyclone V Devices
Cyclone V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。
1.1.2.1 オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー 図 -4: オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー
CRC Error Writes a Value into EMR
CPU Reads SMH SMH File
Bit Critical?
Log Event Wait for SEU
Corrective Action Needed?
Reset System yes
no yes
no EMR Processing Unit
System-Level Response
Logic Caches EMR;
Asserts Interupt to CPU
関連情報
11ページの SMH ルックアップ 1.1.2.2 オフチップ・プロセッシング信号
オフチップとオンチップのセンシティビティー・プロセッシングでは、オフチップ・センシティビティー・プロ セッシングが外部メモリー・インターフェイスに代わって EMR キャッシュ・インターフェイスを使用する ことを除き、同様の信号が使用されます。
図 -5: オフチップ・プロセッシングでのアルテラ Advanced SEU Detection IP コア信号
clk
reset
cache_comparison_off
data valid error
data valid ready error cache_fill_level critical_error clk
reset
cache_comparison_off
emr[66:0]
emr_valid emr_error
cache_data[34:0]
cache_valid cache_ready cache_error cache_fill_level[3:0]
critical_error Altera Advanced SEU Detection IP Core
critical_clear critical_clear
表 3. オフチップ・プロセッシングでのアルテラ Advanced SEU Detection IP コア信号
インターフェイス 信号 タイプ 幅 説明
クロックとリセット clk 入力 1 • クロック入力。
• EMR Unloader IP コアと同じ入力クロックを使 用します。入力周波数は、次の内容が使用可能に なる前に EMR 内容の処理に十分である必要が あります。例えば、Stratix V デバイスで推奨され る最小周波数は 30 MHz です。
周波数が低すぎて IP コアが現在の内容の処理 中に新しい EMR 内容が使用可能になると、
critical_error信号をアサートします。
reset 入力 1 アクティブ high リセット。
キャッシュ・コンフィ
グレーション cache_compariso n_off
入力 1 • スタティック入力信号。
• IP コアがキャッシュ比較をバイパスするよう命じ ます。
• カスタムデザインでの内部スクラブ機能で使用可 能です。
Avalon-ST シン ク・インターフェイス
信号(2)
emr 入力 • 46 (Stratix IV)
• 67 (Stratix V、Arria V)
• 119 (Arria 10)
アルテラ EMR Unloader IP コアからのエラー・メッ セージ・レジスター (EMR) データ入力です。
emr_valid 入力 1 emrデータ入力が有効であることを示します。
emr_error 入力 1 • Iemrデータ入力がエラーにより無効であること
を示します。
• このエラーは、アルテラ EMR Unloader IP コア のデータ・オーバーラン時に発生する可能性があ ります。
continued...
(2) Avalon-ST streaming シンク・インターフェイスを EMR Unloader IP コアの対応する Avalon-ST ソース・イ ンターフェイスに接続します。
インターフェイス 信号 タイプ 幅 説明
エラー critical_error 出力 1 重要な EDCRC エラーが検出されたことを示します。
次のいずれかの状態が起こると、IP コアはこの信号 をアサートします。
• emr_dataは、重要な EDCRC エラーを示しま す。
• emr_errorがアサートされ、失った EMR 内容 を示します。
• 新しいemr_dataが前のデータの処理前に使 用可能になること、つまり、emr_dataのオーバ ーランを示します。
critical_clear 入力 1 • オプション入力信号。
• critical_error信号をクリアーするため に、この信号をアサートします。
Avalon-ST ソー ス・インターフェイス
信号
cache_data 出力 • 30 (Stratix IV)
• 35 (Stratix V、Arria V)
• 78 (Arria 10)
• キャッシュデータのエラー。
• EMR キャッシュエントリーの位置情報を提供し ます。
cache_valid 出力 1 cache_dataの内容が有効であることを示します。
cache_ready 入力 1 Avalon―ST インターフェイスが準備完了であること
を示します。
cache_error 出力 1 このAvalon―ST コントロール信号は、キャッシュの
オーバーフロー状態を示します。新しい EMR データ がフルキャッシュ (cache_fill_level = cache_depth) で使用可能になると、IP コアはこ の信号をアサートします。
キャッシュ状態 cache_fill_leve l
出力 4 キャッシュ内のエントリー数を示します。
関連情報
Altera Error Message Register Unloader IP Core User Guide
1.1.2.3 SMH ルックアップ
.smhファイルは、デザイン上の CRAM ビット設定のハッシュを表します。CRAM に関連するグループ はセンシティビティー・アレイ内のシグナルビットにマッピングされます。SEU イベント中、アプリケーシ ョンは
.smh
に対してルックアップを実行し、ビットが使用されているかどうかを判断します。ビットの位 置についての情報の使用により、動作システムの有効なソフト・エラー・レートを低減できます。デザイン内の CRAM の位置の重要性は、次の基準で決定されます。
• ルーティング—使用されたルーティング・ラインを制御するすべてのビットです。
• アダプティブ・ロジック・モジュール (ALM)—ALM をコンフィグレーションすると、IP コアはその ALM センシティブに関連するすべての CRAM ビットを考慮します。
• ロジック・アレイ・ブロック (LAB) 制御ライン—LAB で ALM を使用すると、IP コアは LAB センシ ティブに供給する制御信号に関連するすべてのビットを考慮します。
• M20K メモリー・ブロックとデジタル信号処理 (DSP) ブロック—ブロックを使用すると、IP コアは
そのブロック・センシティブに関連するすべての CRAM ビットを考慮します。
関連情報
9ページの オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー
1.1.2.3.1 SMH ファイルの種類
.smhはインテル規格の 16 進数のファイルです。次の.smhファイルのリビジョンを生成することがで きます。
• リビジョン１—Stratix IV と Arria II デバイスファミリー向けに生成されます。このリビジョンは 階層的タグ付けが未サポートで、タグサイズまたは領域マップ情報を含んでいません。
• リビジョン２—Arria V、Cyclone V、および Stratix V デバイスファミリー向けに生成されます。生 成された.smhはタグサイズと領域マップ情報を含んでいます。
• リビジョン３—Arria 10 デバイスファミリー向けに生成されます。生成された.smhはタグサイズ と領域マップ情報を含み、より長いセンシティビティー・データ・アドレスに対応が可能です。
SMH リビジョン１
リビジョン１のファイルでは、センシティビティー・マップ・ヘッダーは
.smh
形式の基本情報を提供しま す。情報には、フレーム情報のベースアドレス、オフセットマップとシングル・オフセット・マップの長さ、お よびセンシティビティー・データ・アレイが含まれます。図 -6: SMH リビジョン１
32-bit ID: 0x00445341 frame_info_base_address offset_map_base_address sensitivity_data_array_base_address
single_offset_map_length Frame Information Array Sensitivity Data Array
Header Information
0x00000000
Offset Maps
リビジョン１のファイルは次のアレイを含んでいます。
• フレーム情報アレイ—デバイスの各フレームに 32 ビット列が含まれています。フレーム数はフレ ーム情報列のインデックスになります。各フレーム情報列は、次の情報を提供します。
—
offset_map_array_index
( ビット 7:0)—このフレームが使用するオフセット・マッ プ・アレイでのインデックスです。—
frame_info_data_offset
( ビット 31:8)—このフレームでのセンシティビティー・ア レイの 24 ビット・アドレス・オフセットです。注意: Stratix IV と Arria II デバイスでは、フレーム情報アレイに CRAM とエンベデッド RAM フレーム列がリストされます。ただし、
.smh
は、EDCRC 回路とセンシティビティー・プロセッ シングが CRAM フレームのみを修正するため、フレーム情報アレイ・エントリー内の 0xFFFFFFF にエンベデッド RAM フレーム列を設定します。他のすべてのデバイスファミリ ーでは、フレーム情報アレイに CRAM フレーム列のみがリストされます。• オフセット・マップ・アレイ—オフセットマップ情報アレイは、16 ビットのオフセットマップを含むア レイセットです。各オフセットマップ値は、フレームグループのセンシティビティー・アレイへの追加 オフセットを表します。各オフセットマップ値は 16 ビットです。各オフセット・マップ・アレイのサイ ズはヘッダー情報の
offset_map_length
列により定義されています。• センシティビティー・データ・アレイ—センシティビティー・データ・アレイはフラットビット・ベクトル で、１はセンシティブ・ビット、0 は非センシティブ・ビットを指定します。
SMH リビジョン２
リビジョン２のファイルは、センシティビティー・マップ・ヘッダーはリビジョン１ヘッダー形式の拡張です。
ヘッダー情報は、リビジョン１へッダー情報のすべてのフィールドを含んだ
.smh
リビジョン２の基本情 報を提供します。追加フィールドには、ビットのセンシティビティー・データ・タグサイズ、領域マップのベ ースアドレス、および対応する.sof
ファイルの 32 ビット CRC シグネチャーを含みます。図 -7: SMH リビジョン２
32 bit ID: 0xX2445341 frame_info_base_address offset_map_base_address sensitivity_data_array_base_address
single_offset_map_length sensitivity_data_tag_size region_map_base_address
Frame Information Array Offset Maps Sensitivity Data Array
Region Map
Header Information
0x00000000
リビジョン２のセンシティビティー・マップ・ヘッダーでの 32 ビット ID は、以下を定義します。
• ビット 23:0—アルテラのセンシティビティー・マップ・ヘッダー ID 0x445341
• ビット 24:27—ヘッダー情報のビットマスク
— ビット 24—予約済み
— ビット 25—.smhファイル内のセンシティビティー・タグ情報の存在を示します。
— ビット 26:27—予約済み
• ビット 28—対応する.sofの 32 ビット CRC シグネチャーの存在を示します。
• ビット 29:31—予約済み
リビジョン２のファイルは次のアレイを含んでいます。
• フレーム情報アレイ—デバイスの各フレームに 32 ビット列が含まれています。フレーム数はフレ ーム情報列のインデックスになります。各フレーム情報列は、次の情報を提供します。
—
offset_map_array_index
( ビット 7:0)—このフレームが使用するオフセット・マッ プ・アレイでのインデックスです。—
frame_info_data_offset
( ビット 31:8)—このフレームでのセンシティビティー・ア レイの 24 ビット・アドレス・オフセットです。• オフセット・マップ・アレイ—オフセットマップ情報アレイは、16 ビットのオフセットマップを含むア レイセットです。各オフセットマップ値はフレームグループのセンシティビティー・アレイへの追加オ フセットを表します。各オフセットマップ値は 16 ビットです。各オフセット・マップ・アレイのサイズ はヘッダー情報の
offset_map_length
列により定義されています。• センシティビティー・データ・アレイ—シングル・センシティビティー・データ・エントリーまたはタグ (
sensitivity_data_tag_size
) のサイズは、ビット単位で２の累乗に揃えられます。セン シティビティー・データ・アレイは、０のセンシティビティー・タグがすべての領域においてビット・イン センシティブを指定し、０以外のタグが領域マップ内でのオフセットを指定するフラット・センシティ ビティー・タグ・ベクトルです。• 領域マップ情報アレイ—領域マップ情報アレイは、０以外の各センシティビティー・タグでの 16 ビ ット列を含んでいます。センシティビティー・データ・タグは領域マップアレイでインデックス１となり ます。文字列は領域のビットマスクで、ビットはセンシティブです。各領域はmask 1 << (Region ID - 1)によってビットマスクで識別されます。
表 4. センシティビティー・タグに基づいたリビジョン２ SMH ファイルのサイズと ASD 領域
下の表に、SOF サイズが 31,731,193 バイトの Stratix V 5SGXEA7 デバイス向けの SMH ファイルのサイズを示します。
ASD 領域の数 センシティビティー・タグ・サイズ ( ビット ) SMH ファイルサイズ ( バイト )
1 1 2,296,736
2-3 2 3,984,920
3-15 4 7,361,308
10-127 8 14,114,024
SMH リビジョン３
リビジョン３の SMH ファイルは、より長いセンシティビティー・データ・アドレスに対応可能なリビジョン ２ヘッダー形式の拡張です。
図 -8: SMH リビジョン３
32 bit ID: 0xX6445341 frame_info_base_address offset_map_base_address sensitivity_data_array_base_address
single_offset_map_length sensitivity_data_tag_size region_map_base_address
Frame Information Array Offset Maps Sensitivity Data Array
Region Map
Header Information
0x00000000
ファイルヘッダー情報は、異なる 32 ビット ID:0xX6445341 を除いてリビジョン２と同様です。セン シティビティー・マップ・ヘッダーの定義である 32 ビット ID は、ビット 26 が示すより長いセンシティビ ティー・データ・アドレスの使用を除き、リビジョン２と同様です。
フレーム情報アレイは、デバイスの各フレームでの 48 ビット・エントリーを含みます。リビジョン２と同 様に、フレーム数はフレーム情報エントリーのインデックスになります。各フレーム情報エントリーは次 を含みます。
•
offset_map_array_index
—ビット [47:32] はオフセット・マップ・アレイの 16 ビット・イ ンデックスです。•
frame_info_data_offset
—ビット [31:0] はsensitivity_data_tag_size
= 1 のセンシティビティー・アレイ内の 32 ビット・アドレス・オフセットです。オフセット・マップ・アレイ、センシティビティー・データ・アレイ、および領域マップ情報アレイは、リビジョ ン２と同様の定義です。
1.2 アルテラ Advanced SEU Detection IP コアの使用
アルテラ Advanced SEU Detection IP コアのインスタンスの生成は、 Quartus Prime パラメータ ー・エディターを使用します。IP コアの使用には、ライセンスが必要です。OpenCore Plus の機能では 評価ができません。
1.2.1 IP コアのカスタマイズと生成
IP コアをカスタマイズし、多種多様なアプリケーションのサポートが可能です。 Quartus Prime IP Catalog とパラメーター・エディターの使用で、IP コアのポート、機能、および出力ファイルをすばやく選 択し、コンフィグレーションすることができます。
1.2.1.1 IP Catalog とパラメーター・エディター
IP Catalog 内には、プロジェクトで使用可能な IP コアが表示されます。IP コアを検索してカスタマイ ズするには、IP Catalog 機能から次の手順を行います。
• IP Catalog をShow IP for active device familyまたはShow IP for all device familiesでフィルターします。プロジェクトを開いていない場合は、IP Catalog 内でDevice Familyを選択します。
• IP Catalog に完全な、または部分的な IP コア名を検索フィールドに入力し、検索します。
• IP コアを右クリックしてサポートされるデバイスの詳細を表示し、IP コアのインストール・フォルダ
ーを開いて、IP ドキュメントへのリンクをクリックします。
• Search for Partner IPをクリックし、アルテラのウェブサイト上でパートナーの IP 情報へア クセスします。
パラメーター・エディターは、IP バリエーション名、オプションのポート、出力ファイルの生成オプション を指定するように促します。パラメーター・エディターは、 Quartus Prime プロ・エディション・プロジェ クト内で IP バリエーションのトップレベルの Quartus Prime IP ファイル (
.ip
) を生成します。パラ メーター・エディターは、 Quartus Prime スタンダード・エディション・プロジェクト内で IP バリエーシ ョンのトップレベルの Quartus IP ファイル (.qip
) を生成します。これらのファイルは、プロジェクト 内の IP バリエーションを表し、パラメーター化の情報を格納します。図 -9: IP パラメーター・エディター ( Quartus Prime プロ・エディション)
IP ポート とパラメーター の詳細を表示
特定のアプリケーションに対し プリセット・パラメーターを適用 IP バリエーション名
とターゲットする デバイスを指定
Qsys Pro システム のみあり
1.2.1.2 パラメーター・エディター
パラメーター・エディターでは、IP コアのポート、パラメーター、および出力ファイルの生成オプションを コンフィグレーションができます。基本パラメーター・エディターのコントロールには、以下があります。
• Presetsウィンドウを使用し、特定のアプリケーションでプリセットのパラメーター値を適用しま
す。 ( 選択コア向け )
• Detailsウィンドウを使用し、ポートとパラメーターの説明を表示してドキュメントへのリンクをク リックします。
• Generate > Generate Testbench Systemをクリックし、テストベンチ・システムを生成し ます。( 選択コア向け )
• Generate > Generate Example Designをクリックし、選択したコアのサンプルデザイン を生成します。( 選択コア向け )
• Validate System Integrityをクリックし、コンパニオン・ファイルに対してシステムの汎用コ ンポーネントを検証します。 (Qsys Proシステムのみ )
• Sync All System Infosをクリックし、コンパニオン・ファイルに対しシステムの汎用コンポー ネントを検証します。（Qsys Proシステムのみ）
IP Catalog は、Qsys およびQsys Pro (View > IP Catalog) でも使用可能です。Qsys IP Catalog には、専用のシステム・インターコネクト、ビデオと画像の処理、および Quartus Prime IP Catalog で使用不可の他のシステムレベルの IP が含まれています。Qsys およびQsys Proの IP 使 用の情報については、Creating a System with Qsys Pro またはCreating a System with Qsys を参照してください。
関連情報
• Creating a System with Qsys Pro
• Creating a System with Qsys
1.2.1.3 IP コアのパラメーターとオプションの指定
IP コアのパラメーターとオプションを指定するには、次の手順を実行します。
1. Qsys IP Catalog（Tools > IP Catalog）内で、カスタマイズする IP コア名を検索し、ダブルク リックします。パラメーター・エディターが表示されます。
2. カスタム IP バリエーションのトップレベル名を指定します。この名前は、プロジェクトの IP コア・
バリエーションのファイル名になります。プロンプトが表示されたら、対象のアルテラFPGA デバイ スファミリーと出力ファイルの HDL プリファレンスも指定します。OKをクリックします。
3. IP バリエーションのパラメーターとオプションを指定します。
• 必要に応じてプリセット・パラメーター値を選択します。プリセットは、( 提供されている) 特定 のアプリケーションのすべての初期パラメーター値を指定します。
• IP コアの機能、ポートの構成、およびデバイス固有の機能を定義するパラメーターを指定しま
す。
• タイミング・ネットリスト、シミュレーション・モデル、テストベンチ、またはデザイン例 ( 該当す る場合 ) の生成オプションを指定します。
• 他の EDA ツールで IP コアのファイルを処理するオプションを指定します。
4. Finishをクリックし、IP バリエーションの仕様に一致する合成およびその他のオプションファイル
を生成します。パラメーター・エディターは、合成とシミュレーションのためのトップレベルの
.qip
IP バリエーション・ファイルと HDL ファイルを生成します。また、一部の IP コアは、ハードウェアを テストするにあたり、テストベンチやデザイン例を同時に生成します。5. シミュレーション・テストベンチを生成するために、Generate > Generate Testbench Systemをクリックします。シミュレーション・テストベンチを提供していない一部の IP コアでは Generate Testbench Systemは使用できません。
6. ハードウエア検証のトップレベル HDL 例を生成するために、Generate > HDL Exampleを クリックします。一部の IP コアではGenerate > HDL Exampleは使用できません。
トップレベルの IP バリエーションは、現在の Quartus Primeプロジェクトに追加されます。
.qsys
ファイルをプロジェクトに手動で追加するために、Project > Add/Remove Files in Projectを クリックします。ポートを接続するため、適切なピン割り当てを行ってください。1.2.1.3.1 IP コアの生成出力 ( Quartus Prime プロ・エディション)
Quartus Prime ソフトウェアは、Qsys システムの一部ではない個々の IP コアにおいて以下の出力 ファイル構造を生成します。
図 -10: 個々の IP コアでの生成出力 ( Quartus Prime プロ・エディション)
<Project Directory>
<your_ip>_inst.v or .vhd - Lists file for IP core synthesis
<your_ip>.qip - Lists files for IP core synthesis
synth - IP synthesis files
<IP Submodule>_<version> - IP Submodule Library sim
<your_ip>.v or .vhd - Top-level IP synthesis file sim - IP simulation files
<simulator vendor> - Simulator setup scripts
<simulator_setup_scripts>
<your_ip> - IP core variation files
<your_ip>.ip- Top-level IP variation file
<your_ip>_generation.rpt - IP generation report
<your_ip>.bsf - Block symbol schematic file
<your_ip>.ppf - XML I/O pin information file
<your_ip>.spd - Simulation startup scripts
1
<your_ip>.cmp - VHDL component declaration
<your_ip>.vor vhd - Top-level simulation file
synth
- IP submodule 1 simulation files - IP submodule 1 synthesis files
<your_ip>.sip - Simulation integration file
<your_ip>_bb.v - Verilog HDL black box EDA synthesis file
<HDL files>
<HDL files>
<your_ip>_tb - IP testbench system
<your_testbench> _tb.qsys - testbench system file
<your_ip>_tb - IP testbench files
<your_testbench> _tb.csv or .spd - testbench file sim - IP testbench simulation files
1. IP コア・バリエーションに対しサポートされてイネーブルされる場合。
<your_ip>.qgsimc- Simulation caching file (Qsys Pro)
<your_ip>.qgsynthc - Synthesis caching file (Qsys Pro)
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表 5. IP コアで生成されるファイル
ファイル名 説明
<my_ip>.ip プロジェクトでの IP コアのパラメーター化を含むトップレベルの IP バリエーションのファイ
ルです。IP バリエーションがQsys Proシステムの一部の場合は、パラメーター・エディター は.qsysファイルも生成します。
<my_ip>.cmp .cmp (VHDL Component Declaration) ファイルは、VHDL デザインファイルで使用する ローカル・ジェネリックおよびポート定義を含むテキストファイルです。
<my_ip>_generation.rpt IP またはQsys生成のログファイルで、IP 生成中のメッセージの要約を示します。
continued...
ファイル名 説明
<my_ip>.qgsimc (Qsys Proシステムの み )
.qsysと.ipファイルをQsys Proシステムと IP コアの現在のパラメーター化で比較する シミュレーション・キャッシング・ファイルです。この比較は、Qsys Proが HDL の再生成をスキ ップできるかどうかを決定します。
<my_ip>.qgsynth (Qsys Pro systems
only) .qsysと.ipファイルをQsys Proシステムと IP コアの現在のパラメーター化と比較する
合成キャッシング・ファイルです。この比較は、Qsys Proが HDL の再生成をスキップできるか どうかを決定します。
<my_ip>.qip IP コンポーネントを統合し、コンパイルするためのすべての情報を含みます。
<my_ip>.csv IP コンポーネントのアップグレード・ステータスに関する情報を含みます。
<my_ip>.bsf ブロック図ファイル (.bdf) で使用する IP バリエーションの表記です。
<my_ip>.spd サポートされるシミュレーターのシミュレーション・スクリプトの生成のためにip-make-
simscriptで必要な入力ファイルです。.spdファイルは、シミュレーション用に生成するフ ァイルのリスト、および初期化可能なメモリーについての情報を含みます。
<my_ip>.ppf Pin Planner ファイル (.ppf) は、Pin Planner での使用のために作成した IP コンポーネン トのポートとノードの割り当てを格納しています。
<my_ip>_bb.v Verilog blackbox (_bb.v) ファイルは、ブラックボックスとして使用する空のモジュール宣 言として使用します。
<my_ip>.sip IP コンポーネントの NativeLink シミュレーションに必要な情報を含んでいます。サポートさ れるデバイスで NativeLink を有効にするには、.sip ファイルを Quartus Prime スタンダ ード・エディション・プロジェクトに追加します。 Quartus Prime プロ・エディション・ソフトウェ アでは、NativeLink シミュレーションをサポートしていません。
<my_ip>_inst.v または_inst.vhd HDL 例のテンプレート・インスタンスです。IP バリエーションのインスタンス化には、このファ イル内容をコピーして、HDL ファイルに張り付けます。
<my_ip>.regmap IP がレジスター情報を含む場合、 Quartus Primeソフトウェアは.regmapファイルを生成 します。.regmapファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ 情報を記述しています。このファイルは、システムに関するより詳しいレジスター情報を提供す ることで.sopcinfoファイルを補完します。このファイルで、システムコンソールでレジスタ ー・ディスプレイ・ビューとユーザーのカスタマイズ・スタティックが可能になります。
<my_ip>.svd Qsys Proシステム内で HPS に接続しているペリフェラルのレジスターマップを HPS System Debug ツールで表示できるようにします。
合成中、 Quartus Primeソフトウェアは、デバッグセッションに.sofファイルにシステム・コ ンソール・マスターに表示されるスレーブ・インターフェイスの.svdファイルを格納します。シ ステムコンソールはこのセクションをリードし、これによりQsys Proがレジスターマップ情報 を照会します。システムスレーブに対しては、Qsys Proは名称によりそのレジスターにアクセ スします。
<my_ip>.v<my_ip>.vhd 合成またはシミュレーション向けに各サブモジュールまたは IP コアをインスタンス化する HDL ファイルです。
mentor/ シミュレーションの設定と実行のためのModelSim®スクリプトmsim_setup.tclを含ん
でいます。
aldec/ シミュレーションの設定と実行のための Riviera-PRO スクリプト
rivierapro_setup.tclを含んでいます。
/synopsys/vcs /synopsys/vcsmx
VCS®シミュレーションの設定と実行のためのシェルスクリプトvcs_setup.shを含んでい ます。
VCS MXシミュレーションの設定および実行のためのシェルスクリプトである vcsmx_setup.sh®およびsynopsys_sim.setupファイルを含んでいます。
/cadence NCSIM シミュレーションの設定と実行のためのシェルスクリプトncsim_setup.sh、およ
びその他の設定ファイルを含んでいます。
/submodules IP コア・サブモジュールの HDL ファイルを含んでいます。
<IP submodule>/ 生成された 各 IP サブモジュール・ディレクトリーQsys Proにおいて、/synthと /simサ ブ・ディレクトリーを生成します。
1.2.2 アルテラ Advanced SEU Detection IP コア・パラメーター
パラメーター・グル
ープ パラメーター 説明
名称 有効値
General CRC error cache depth 2、4、8、16、32、
64 • 無視する重要ではない巡回冗長検査（CRC）エラーの数を指定 します。
• デフォルト値は８です。
Largest ASD region ID 1～16 • デザインでの最大 ASD SEU 検索領域 ID を示します。
• coeff_inポートの幅を指定します。
• デフォルト値は１です。
Sensitivity Data
Access Use on-chip sensitivity
processing ON、OFF • オンチップまたはオフチップ・センシティビティー・プロセッシン
グで使用する IP コアをコンフィグレーションします。
• イネーブル時、IP に外部メモリー・インターフェイスを実装しま す。
Memory interface address
width — • 外部メモリー・インターフェイスに接続されたアドレスバスの幅
を指定します。
• デフォルト値は 32 です。
オンチップ・センシティビティー・プロセッシング向けのみ。
Sensitivity data start
address — • 外部メモリー・インターフェイスが生成するすべてのアドレスに
追加されたオフセットを指定します。
• デフォルト値は 0x0 です。
オンチップ・センシティビティー・プロセッシング向けのみ。
1.3 CRAM アレイでの SEU の緩和
重大なアプリケーションには、SEU 回復戦略を必要とします。 Quartus PrimeソフトウェアはSEU 検出を提供し、SEU 中断を軽減するための回復応答のデザインを可能にします。
1.3.1 Quartus Prime ソフトウェアでの Advanced SEU Detection 機能の有効化
Quartus Primeソフトウェアで Advanced SEU Detection 機能を有効にして
.smh
を生成するに は、Device and Pin Optionsダイアログボックス（Assignments > Device > Device and Pin Options）にあるGenerate SEU sensitivity map file (.smh) をオンにします。注意: SMH ファイルの生成には、ライセンスバージョンの Quartus Primeソフトウェアが必要です。
1.3.2 階層的タグ付け
Quartus Prime階層的タグ付けの機能では、ソフトエラーの影響を受けやすいデザインロジックを示
すことにより、カスタマイズされたソフトエラーの分類を可能にします。階層的タグ付けは、デバイス動作 のクリティカル・ロジックのみにタグ付けすることにより、デザイン効率の FIT レートを改善させます。ま た、SEU で損なわれたロジック知識に基づき、システムの回復手順が定義できます。この技術は、FPGA と FPGA が存在するシステムの中断時間を軽減します。Arria 10、Cyclone V、およびStratix Vデバ イスファミリーは階層的タグ付けをサポートしています。
.smh
は、圧縮形式のデザイン・センシティブ・ビットのマスクを含んでいます。 Quartus Primeソフト ウェアは、デザイン全体のセンシティビティー・マスクを生成します。階層的タグ付けには次の利点があり ます。• 重大ではないエラーに対して中断の回復手順を回避することで、システムの安定性を向上させま す。
• 異なるデザインロジックにおいて多様な修正措置が可能です。
1.3.2.1 パーテーションを使用したロジック・センシティビティー ID の指定
Quartus Primeソフトウェアでは、デザインブロックをデザイン・パーテーションとして設計できます。
パーテーションに０～16 のセンシティビティー値を割り当てます。値は、パーテーションに関連するセン シティビティー・タグを表します。
• センシティビティー・タグ１は割り当てなしと同様で、「デザインで使用される領域」の基本のセンシテ ィビティー・レベルを表します。このパーテーションにソフトエラーが起こると、アルテラ Advanced SEU Detection IP コアはセンシティビティー領域１での重大エラーとして報告します。
• センシティビティー・タグ０は予約済で、未使用の CRAM ビットを表します。パーティションが重大 ではないことを示すために、パーティションを明確に０に設定します。この設定では、パーテーション をセンシティビティー・マップから除外します。
注意: 複数のデザイン・パーテーションで同じセンシティビティー・タグが使用できます。
Design Partitionsウィンドウ内のASD Region列でパーテーションに割り当てられているセン シティビティー ID を指定します。
図 -11: Design Partitions ウィンドウでの ASD 領域列
次の割り当ても使用することができます。
set_global_assignment -name PARTITION_ASD_REGION_ID <asd_id> -section_id
<partition_name>
1.3.3 センシティビティー・マップ・ヘッダー・ファイルのルックアップ
.smh
には、デザインについての重要なビット情報が含まれています。 Quartus Primeソフトウェア は、.sof
の生成中に、インテル規格の 16 進数 ( ビッグ・エンディアン ) の.smh
ファイルとしてセン シティビティー・データを生成します。1.3.3.1 メモリー内のセンシティビティー・マップ・ヘッダー・ファイルのプログラミング
.smh
では、どのタイプのメモリー内でもプログラムすることができます。例えば、CFI フラッシュメモリ ーの使用は次の手順を行います。1.
.smh
ファイルの名称を <file_name>.hex に変更、または、必要に応じてリトル・エンディアン で <file_name>.hex に変換します。2. Quartus Primeソフトウェアで、File > Convert Programming Files をクリックします。
3. Output programming file 内の Convert Programming Files ウィンドウで、目的の オプションを選択します。
4. 次の手順に従って、16 進データを追加します。
a. Add Hex Data をクリックします。
b. Add Hex Data ダイアログボックスで、Set start address をオンにしてスタートアドレ スを入力します。
c. Hex file box でブラウズをクリックして
.hex
ファイルを選択し、OKをクリックします。図 -12: 16 進データ・ダイアログ・ボックスの追加
5. Generateをクリックします。
1.3.3.2 SMH リビジョン１でのルックアップの実行 (Stratix IV、Arria II デバイス )
Stratix IV と Arria II デバイスでのセンシティビティー・マップ・ヘッダー・データへのルックアップは、
EMR からのビット、バイト、およびフレーム数を使用して実行します。
1. フレーム数の 32 ビット・フレーム情報列をリードします。
• アドレス = <frame_info_base_address> + (frame*4)
• 戻り値 = (
frame_info_data_offset
、offset_map_array_index
)2. フレームのオフセットマップ情報をリードします。オフセットマップ情報の戻り値は 16 ビットです。
• アドレス =
offset_map_base_address
+ 現在のフレームのオフセットアレイ + 現 在のバイトとビットのオフセットデータ値位置 :
• 現在のフレームのオフセットアレイ =
offset_map_array_index
*offset_map_length
• 現在のバイトとビットのオフセットデータ値 = [(byte * 8) + bit] * 2
• 戻り値 =
offset_map_value
3. 8 ビットのセンシティビティー値をリードします。• アドレス =
sensitivity_data_array_base_address
+frame_info_data_offset
+ (offset_map_value
/8)• 戻り値 =
sensitive_bit_word
[7:0]4. センシティブ・ビットをリードします。オフセットマップ値はセンシティビブ・ビット・インデックスを提 供します。値１は重要なビットを、値０は重要ではないビットを示します。
• センシティビブ・ビット =
sensitive_bit_word[bit_index]
位置 :
• bit_index =
offset_map_value[2:0]
1.3.3.3 SMH リビジョン２でのルックアップの実行 (Arria V、Cyclone V、Stratix V デバイス ) Arria V、Cyclone V、Stratix V デバイスでのセンシティビティー・マップ・ヘッダー・データへのルックア ップは、EMR からのビット、バイト、およびフレーム数を使用して実行します。
1. フレーム数の 32 ビット・フレーム情報文字列をリードします。
• アドレス = <frame_info_base_address> + (frame*4)
• 戻り値 = (
frame_info_data_offset
,offset_map_array_index
)2. フレームのオフセットマップ情報をリードします。オフセットマップ情報の戻り値は 16 ビットです。
• アドレス =
offset_map_base_address
+ 現在のフレームのオフセットアレイ + 現 在のバイトとビットのオフセットデータ値位置 :
• 現在のフレームのオフセットアレイ =
offset_map_array_index
*offset_map_length
• 現在のバイトとビットのオフセットデータ値 = [(byte * 8) + bit] * 2
• 戻り値 =
offset_map_value
3. 8 ビットのセンシティビティー値をリードします。• アドレス =
sensitivity_data_array_base_address
+frame_info_data_offset
+ (offset_map_value
*sensitivity_data_tag_size
/ 8)• 戻り値 =
sensitive_bit_word[7:0]
4. センシティビティー・データ・タグをリードします。オフセットマップ値はセンシティブ・ビット・インデ ックスを提供します。センシティビティー・タグの戻り値は
