Voltage Controlled Delay Line 発振器

前述したCurrent-Starved VCO(回路図：図2.6)は電源ノイズの影響を受けや すいという欠点があり、またSource-Coupled VCO(回路図：図2.8)はキャパシ タを必要とするためチップ占有面積が大きくなるという欠点がある。

図6.30 に示す電圧制御遅延段を使って VCOを構成すると、電源ノイズに強 く、レイアウト面積も比較的小さいVCO を設計できる。図 6.30の遅延段を用 いて設計した電圧制御遅延ライン(Voltage Controlled Delay Line：VCDL)発振 器の回路図を図6.31に示す。

図6.31 VCDL発振器 図6.30 電圧制御遅延段

図6.31に示したVCDL発振器は、図6.30のような小信号で動作する差動入力 段を複数段接続して遅延ラインとし、その反転出力を初段の非反転入力側に、

非反転出力を反転入力側に入力することで発振する。この発振器はバイアス電 圧VpbおよびVnbによって制御されるが、これらのバイアス電圧Vpb、Vnbは図 6.32 に示したバイアス回路で生成される。なお、図 6.32 に示したVin_VCDLは VCDL発振器の制御電圧を示している。VCDL発振器の特徴は、遅延段の振幅が GNDからVDDまでスイングしないことで、その振幅はバイアス回路に入力され る電圧Vn程度になる。これがVDDのノイズに影響を受けにくい理由となってい る。図6.31 では、VCDL発振器の振幅をフルレベルにするため、最終段に40p および 40mと記したアンプを使用している。このアンプの回路図を図 6. 33に 示す[2][3]。

図6.32 VCDL用バイアス回路

図6.33 差動アンプ

図6.30に示した遅延段において、トランジスタM1のゲート幅を64μm、M2 とM3のゲート幅を8μm、M4～M7のゲート幅を2μm、全てのゲート長を0.18 μmとした。また、図6.32に示したバイアス回路では、すべてのトランジスタ のゲート長を 0.18μm、NMOSトランジスタのゲート幅を 2μm、PMOSトラ ンジスタのゲート幅を8μmとした。以上のパラメータでVCDL発振器をレイア ウトした。またレイアウトパターンから抽出したデータを用いて、図6.32のR1 を10kΩ、R2を1Ω、Vbを0.5V、Vrを0.5Vとしてシミュレーションした。VCDL 発振器の入力電圧Vin_VCDL対出力発振周波数fclockを図6.34に示す。

VCDL発振器シミュレーション結果(Fastモデル使用)

0 20 40 60 80 100 120 140 160 180

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

Vin_VCDL（V）

fclock(MHｚ) 151.5MHz

84.7MHz

図6.34 VCDL発振器シミュレーション結果(Fastモデル使用) シミュレーション結果より、VCDL発振器の利得は

[ ]

6 8

(151.5 84.7) 10 2 3.82 10 / / 1.7 0.6^{− ×} × π = × rad V s

− となった。

6.3.4 Hogge

VCDL

6.3.2節で述べたHoggePD と、6.3.3節で述べたVCDL発振器を用いて、図 6.35に示すようなPLLを構成し、NRZ信号から100MHzの信号を再生した。

図6.35 PLL(Hogge位相比較器＋改良版チャージポンプ＋フィルタ(R=700Ω、

C =3000pF1 、C =300pF)2 ＋VCDL発振器)

図 6.35 に示したPLLをレイアウト設計し、チャージポンプのバイアス電圧 PbiasおよびNbiasを0.9V、フィルタをR=700Ω、C1=3000pF、C2=300pF、VCDL のバイアス電圧VbおよびVrを0.5V 、VCDL用バイアス回路のR1を10kΩ、R2 を 1Ω、フィルタの出力電圧の初期値を 0.58V、としてシミュレーションした。

なお、PLLの入力信号はデータビット幅 10nsのNRZ信号“0101･･･”とした。

結果を図6.36に示す。また、図6.35のPLLに用いたチャージポンプは、P側の 駆動力を上げるためにNMOSトランジスタのゲート幅WNとPMOSトランジス タのゲート幅WPの比をWN:WP=1:4とした。

図6.36において、下段の波形(黄緑)はフィルタの出力電圧を、上段の波形(青) はPLLの出力発振周波数を示す。図6.36に示したシミュレーション結果より、

出力発振周波数は100MHzを中心に、最大で約0.7MHzぶれていることがわか る。つまりこのPLLの出力発振周波数は、約99.65MHzから100.35MHzとな り、安定してクロックを再生できる。

図6.36 PLL(Hogge位相比較器＋改良版チャージポンプ＋フィルタ(R=700Ω、

C =3000pF、C =300pF)＋VCDL発振器)のシミュレーション結果 1 2

第 7 章 まとめ

本研究では、PLL 回路を構成する要素回路を数種類設計しレイアウト設計し た。これらを組み合わせることでいくつかのPLLを構成し、それぞれの動作を シミュレーションで、一部は試作チップに搭載し実測で確かめた。PLL の入力 には安定した 1MHz の信号を入力し、これを PLL 回路で 100 倍に逓倍して 100MHzの周波数を得る。

(ⅰ) VCOについて

Current-Starved VCOは構成が簡単で比較的安定な動作を得られるが、電源 ノイズの影響を受けやすいことを考慮に入れて設計しなければならない。

Source-Copled VCOは安定な発振を得られるが、キャパシタを要するためレ イアウト面積が大きくなる。また現在の構成ではVCOの入力電圧がNMOSト ランジスタのしきい値電圧以下になるとVCOが安定に動作しないので、図6.16 に 示 し た バ イ ア ス 回 路 を 使 う 等 、 工 夫 が 必 要 で あ る 。 な お 今 回 の 設 計 で Source-Coupled VCOの出力周波数をTフリップフロップによって1/2に分周 したが、これがVCOの安定動作の妨げになっている。

(ⅱ) 位相比較器について

XOR型位相比較器は、出力が常に“High”か“Low”になるので、次段に接 続するローパスフィルタの出力には必ずリプルが含まれる。しかしフィルタの 遮断周波数を下げる、または図6.16に示したバイアス回路を付けてゲインを下 げたVCOと共に用いれば、このリプルは減らせる。

PFDはDフリップフロップを使用して構成しているため、エラーパルスのエ ッジに反応し誤動作する。PFDの出力にはTri-state回路またはチャージポンプ を接続するが、チャージポンプは次段に接続するフィルタに流れる電流を制御 できる面、有利である。

(ⅲ) ジッタ

PLLの出力周波数に含まれるジッタを減らすには、①VCOのゲインを下げる、

②フィルタの遮断周波数を下げる、③位相比較器のゲインを下げる、という方 法がある。①は図6.16に示したバイアス回路を使って実現できる。③はチャー ジポンプを使用している場合、チャージポンプの電流量を減らすことで簡単に 実現できる。

(ⅳ) 試作PLL

本研究で設計した様々な要素回路を使って、数種類のPLLを構成した。この PLL のなかで、①PFD、チャージポンプ、フィルタ、Current-Starved VCO、 分周器で構成したPLL、②XOR、フィルタ、図6.16に示したバイアス回路でゲ インを下げた Current-Starved VCO、分周器で構成した PLL、これら二つの PLLが最も安定に動作することを確認した。

(ⅴ) スパイスモデルとレイアウトパターンから抽出したデータの問題

本研究ではSPICEを用いてシミュレーションしたが、使用したトランジスタ モデルはすべてFastモデルであった。しかし5.2節および5.3節で述べたとお り、シミュレーションと実測結果は大幅に違っていた。SPICEモデルのTypical タイプとSlowタイプを用いて、Current-Starved VCO のシミュレーションを した結果を図 7.1 に示す。図 7.1 に示すように、実測結果は Typical モデルと Slow モデルの間の特性を示していることがわかる。これは SPICE モデルか、

レイアウトパターンから抽出したデータかに実チップとの違いがあることが考 えられる。

Current-starved VCO実測結果vsシミュレーション結果

0 20 40 60 80 100 120 140 160 180

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

Vinvco[V]

fout[MHz]

実測 Fast Typical Slow

図7.1 Current-Starved VCOの実測結果vsシミュレーション結果