第 6 章 PLL の改善
6.2 PLL の安定性とロック時間
PLL のロック時間を早くするためには、ループフィルタの遮断周波数を高く すれば良いが、フィルタの遮断周波数を上げると、位相比較器の出力電圧のリ プルを取り除く能力が落ちる。フィルタの出力のリプルが大きいと、VCOの出 力が安定しないので、PLL の出力スペクトラムが悪くなってしまう。したがっ て、ロック時間を早くすることと、PLL の出力スペクトラムの改善には、トレ ードオフが存在する。ゆえに、要求される性能に応じて、PLL を設計する必要 がある。
6.2.1
時定数可変フィルタロック時間を早くするためには、フィルタの遮断周波数を高くする必要があ る。一方、PLL の安定動作のためには、フィルタの遮断周波数を低く設定する 必要がある。そこで、PLL がロックするまでの間は遮断周波数の高いフィルタ を、ロック後は遮断周波数の低いフィルタを使用する、という工夫をした。一 時のローパスフィルタにおいて、ロック後にスイッチを切り替えて抵抗を直列 に接続し時定数を変えるフィルタを図6.4に、ロック後にスイッチを切り替えて キャパシタを並列に接続し時定数を変えるフィルタを図 6.5 に示す。また、図 6.5のアンプの回路図を図6.6に示す。
図6.4 R切り替え時定数可変フィルタ
図6.5 C切り替え時定数可変フィルタ
図6.6 アンプ(図6.5内で使用)回路図
図6.4に示したフィルタでは、スイッチの制御電圧Vcontが“Low”のとき、フ ィルタの時定数はR1×C1=2.13μsであるが、Vcontが“High”になると抵抗R2が R1に直列に接続され、フィルタの時定数は(R1 +R2)×C1=102μsとなる。図6.4 に示したフィルタのシミュレーション結果を図6.7に示す。図6.7において、最 下段の波形(黄緑)はスイッチを切り替えるための制御信号Vcont、中央の波形(桃 色)はフィルタへの入力信号、最上段の波形(青)はフィルタの出力信号を示して いる。制御信号Vcontが“High”になるとフィルタの時定数が変化し、出力信号 が変化していることが分かる。
図6.7 R切り替えフィルタのシミュレーション結果
一方図6.5に示したフィルタでは、スイッチの制御信号Vcontが“Low”のとき、
フィルタの時定数はR1×C1=2.13μsであるが、Vcontが“High”になるとキャパ シタC2がC1に並列に接続され、時定数はR1×(C1 +C2)=19.2μsとなる。制御電 圧Vcontが“High”になると、キャパシタC2とアンプの出力をSW2 で切り離し、
その後C1とC2が並列に接続される構造になっている。図 6.5 に示したフィルタ のシミュレーション結果を図6.8に示す。図6.8において、最下段の波形(黄緑) は、スイッチを切り替えるための制御信号Vcont、中央の波形(桃色)はフィルタへ の入力信号、最上段の波形(青)はフィルタの出力信号を示している。制御信号 Vcontが“High”になるとフィルタの時定数が変化し、出力信号が変化している ことが分かる。
図6.8 C切り替えフィルタのシミュレーション結果
このように、途中で時定数を変えるフィルタは、図6.4に示したフィルタや図 6.5に示したフィルタで実現できる。ただし図6.5のフィルタは、図6.4のフィ ルタに比べ構造が複雑で、なおかつ大容量のキャパシタを必要とするため、レ イアウト面積も増加する。このため図6.4に示したフィルタを用いる方が良いと 考える。
図6.9に示す構造をもつPLLに、図6.4に示したフィルタを挿入しシミュレー ションした。PLLの入力finには 1MHzのパルスを入力し、フィルタの出力電圧
Vout_lfの初期値は 0Vとした。フィルタのスイッチを切り替える制御電圧Vcontを
シミュレーション開始から27.15μs後に“High”にした場合におけるフィルタ の出力電圧Vout_lfのシミュレーション結果を図 6.10 に、Vcontをシミュレーショ ン開始から40μs後に“High”にした場合におけるフィルタの出力電圧Vout_lfの シミュレーション結果を図6.11に示す。
図6.9 PLL(XOR＋R切り替えフィルタ＋Current-Starved VCO＋分周器)
図6.10 PLL(XOR＋R切り替えフィルタ＋Current-Starved VCO＋分周器)の シミュレーション結果 (27.15μs後にVcont=“High”)
図6.11 PLL(XOR＋R切り替えフィルタ＋Current-Starved VCO＋分周器)の シミュレーション結果 (40μs後にVcont=“High”)
PLLがロックする(VCOの出力周波数が 100MHzになる)ときのフィルタの出 力電圧は、約0.9Vとして設計している。図6.10に示したシミュレーション結果 では、Vcontが“High”になったときフィルタの出力は約0.9Vになっているので、
比較的安定に動作することが分かる。しかし、図6.11に示したシミュレーショ ン結果では、Vcontが“High”になったときフィルタの出力は約 0.85Vになって いるので、PLLは入力信号finと分周器の出力周波数fdclockの位相が同期するまで、
フィルタの出力電圧は変化し続ける。この結果より、フィルタの制御電圧Vcontが いつ“High”になるかによってフィルタの出力電圧Vout_lfは変わり、必ずしもロ ック時間が早くなるとは言えないことが分かる。
以上より、PLL の動作中にフィルタの特性を変えることは必ずしも適切では ないといえる。
6.2.2 VCO
の利得PLL の出力周波数を安定にするための方法は、フィルタの遮断周波数を下げ る方法のほかに、VCOの入力電圧対出力周波数特性を下げる方法もある。本研 究で設計したCurrent-Starved VCOの利得は、図5.2に示したとおりである。
VCOの利得を示す曲線の傾きが急峻なほどロック時間は短くなるが、フィルタ の出力電圧の変動にもすばやく反応してしまう。VCOの利得が小さければロッ ク時間は長くなるが、フィルタの出力電圧の変動に対する反応は鈍くなる。本 節では、ロック後の PLL が安定な動作をするように、VCO の利得を下げる方 法を述べる。
VCOの特性は、図 6.12のような曲線である。ここで、図 6.13 に示す特性を もつバイアス回路を設計する。この特性をもつバイアス回路を図6.14のように VCOの入力側に挿入することで、図 6.12 において水色で指定した範囲(V1≦
VinVCO≧V2)だけを使用でき、結果的にVCOの利得を下げられる。入力にバイア
ス回路を付けたVCOの特性を図6.15に示す。
このバイアス回路は、図 6.16 に示した回路構成で実現した。また、図 6.16 に示したバイアス回路内で使用したアンプの回路図を図6.17に示す。なお、図 6.16の前段のアンプに使用したキャパシタの値は、Cc=20pF、Cout=10pF、後 段のアンプに使用したキャパシタの値は、Cc=80pF、Cout=100pFである。
図6.13 バイアス回路の特性 図6.12 VCOの特性
図6.14 VCOの入力にバイアス回路 を挿入
図6.15 バイアス回路付きVCOの特性
図6.16 バイアス回路の回路図
図6.17 バイアス回路で使用したアンプの回路図
図6.16に示したバイアス回路の入力に、周波数が1MHzで振幅が0.9Vの正 弦波を入力してシミュレーションした結果を図6.18に示す。図6.18において、
黄緑の波形がバイアス回路への入力信号、桃色の波形が前段のアンプの出力電 圧out1、青の波形が後段のアンプの出力電圧out2を示す。
図6.18 バイアス回路のシミュレーション結果
図6.18から分かるように、前段および後段のアンプの出力は-1/2倍の反転増 幅になっており、バイアス回路の出力電圧は、入力電圧の1/4倍になっている。
ここまでで説明したバイアス回路を使用し、VCOの利得を下げてPLLの動作 を安定化させる。図6.19に示すような、XOR型位相比較器、フィルタ(RF=213k Ω、CF=10pF)、バイアス回路、Current-Starved VCO、分周器で構成したPLL を、入力周波数fin=1MHz、フィルタの初期電圧を0Vとしてシミュレーションし た。この結果を図6.20に示す。また、フィルタをRF=10MΩ、CF=10pFとし、
finを1MHz、フィルタの初期電圧を0Vと設定してシミュレーションした結果を 図6.21に示す。図6.20、図6.21では、最下段の波形(青)はフィルタの出力電圧
Vout_lfを、中央の波形(黄緑)はバイアス回路の出力電圧を、最上段の波形(黄色)
はPLLの出力周波数fclockを示す。
図6.20 PLL(XOR＋フィルタ(時定数=2.13μs)＋バイアス回路＋Current-Starved VCO＋分周器)
図6.21 PLL(XOR＋フィルタ(時定数=100μs)＋バイアス回路＋Current-Starved VCO＋分周器)
図6.20に示した、フィルタをRF=213kΩ、CF=10pFとしたときのシミュレー ション結果では、PLLは約12μsでロックした。またロック後の出力発振周波数 のぶれは、100MHzを中心に約 6MHzであった。つまりこのPLLの出力周波数 は、約97MHzから103MHzとなる。
一方図6.21に示したフィルタをRF=10MΩ、CF=10pFとしたときのシミュレ ーション結果では、発振周波数のぶれは約 1MHzで、前述したPLLに比べ非常 に安定した動作が得られた。