位相比較器

0 20 40 60 80 100 120 140

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 Vinvco[V]

fclocks[MHz]

57.27MHz

125.35MHz

図3.9 ディファレンシャル・バッファ付きSource-Coupled VCO(L1_6=0.18μm、 L3_4=0.5μm、W5_6=8.2μm、W1_4=24.6μm、Cs=10pF)を1/2に分周した ときの入出力特性

図3.10に示したレイアウトパターンから抽出したデータを用いて、シミュレ ーションした。シミュレーションで得られた波形を図3.11に示す。また図3.11 において最上段の波形(黄緑)はdataであり、中段の波形(桃色)はdclock、最下段

の波形(青)はXORの出力VPDoutXORである。図 3.11 から、入力信号dataまたは

dclockのどちらかが“High”のときのみ出力VPDoutXORが“High”となっている。

したがって、図3.10のXORゲートは期待通りの動作をしたことがわかる。

図3.11 XORゲートのシミュレーション結果 図3.10 XORゲートの

レイアウト図

3.2.2

第2章で述べた通り、位相周波数比較器は図2.16に示すような構造になっ ており、PFDには非同期のリセット付きDフリップフロップを用いる。まず図 2.17 に示した非同期リセット付きDフリップフロップにおいて、NMOSトラン ジスタのゲート幅WNを2μm、PMOSトランジスタのゲート幅WPを4μm、全 てのトランジスタのゲート長Lを 0.18μmとしてレイアウトしたパターンを図 3.12に示す。また、図3.12に示したレイアウトパターンから抽出したデータを もとにシミュレーションして得られた波形を、図3.13に示す。図3.13において、

一番上の段の波形(黄緑)はクロック入力CK_Dc 、上から二段目の波形(桃色)はD

入力Dc、上から三段目の波形(青)はリセット入力reset、上から四段目の波形(黄 色)は出力Qc、一番下の波形(黒)は出力_Qc を示す。図3.13より、CK_Dcの立ち上 がりでQc=Dcとなっており、またreset=0となると、Qc=0となっていることが分 かる。ゆえに図 3.12 で示した非同期リセット付きDフリップフロップからは期 待通りの動作が得られた。

図3.13 非同期リセット付きDフリップ フロップのシミュレーション結果 図3.12 非同期リセット付きD-ff

のレイアウト図

次にPFD全体について述べる。PFDの構造は図2.16に示す通りである。PFD を構成するトラジスタのサイズは、NMOSトランジスタのゲート幅WNを2μm、 PMOSトランジスタのゲート幅WPを 4μm、全てのトランジスタのゲート長L を 0.18μmとしてレイアウト設計した。PFDのレイアウト図を図 3.14 に示す。

図3.14に示すレイアウト図から抽出したデータを用いてシミュレーションする。

このとき図2.22に示したように、PFDに入力される信号dataとdclockの位相に よって、PFDの出力が変わる。シミュレーション結果は、(a)dataの立ち上がり エッジがdclockの立ち上がりエッジよりはやくPFDに入力される場合を図 3.15 に、(b)dclockの立ち上がりエッジがdataの立ち上がりエッジよりはやくPFDに 入力される場合を図3.16に、(c)dataの立ち上がりエッジとdclockの立ち上がり エッジが同時にPFDに入力される場合を図3.17に示す。また、図3.15、図3.16、 および図 3.17 において、最上段の波形(黄緑)は入力信号data、上から二段目の 波形(桃色)は入力信号dclock、上から三段目の波形(青)は出力信号up、最下段の 波形(黄色)は出力信号downを示す。図3.15、図3.16、図3.17より、図3.14に 示したPFDは、期待通りの動作をすることを確認できた。

図3.14 PFDのレイアウト図

図3.15 (a)の場合におけるPFDの シミュレーション結果

図3.16 (b)の場合におけるPFDの シミュレーション結果

図3.17 (c)の場合におけるPFDの シミュレーション結果

ここから PFD に接続する回路である(ⅰ)Tri-state、(ⅱ)チャージポンプにつ いて(a)、(b)、(c)それぞれの場合について述べる。

(ⅰ) PFDの出力にTri-state回路を接続した場合

Tristateは図2.19に示すような構造をしている。PFDの出力に図3.18に示し たTri-state回路を接続してシミュレーションした。 (a)の場合においてシミュレ ーションした結果、得られた波形を図3.19に、(b)の場合においてシミュレーシ ョンした結果を図 3.20 に、(c)の場合においてシミュレーションした結果を図 3.21 に示す。図 3.19、図3.20、図 3.21 のそれぞれの場合において、最下段の 波形(黄緑)はPFDの入力信号data、下から二段目の波形(桃色)はPFDの入力信号 dclock、下から三段目の波形(青)はPFDの出力up、下から四段目の波形(黄色)は PFDの出力down、最上段の波形(黒)はTri-state回路の出力信号VPDtriを示す。

図3.18 Tristateのレイアウト図

図3.19 (a)の場合におけるPFD＋Tri-state 回路のシミュレーション結果

図3.20 (b)の場合におけるPFD＋Tri- 図3.21 (c)の場合におけるPFD＋Tri-

図3.19、図3.20、図3.21より、PFDの出力upが“High”のとき、Tri-state回

路の出力VPDtriはVDDとなっており、PFDの出力downが“High”のとき、VPDtri

はGNDとなっていることが確認できる。

(ⅱ) PFDの出力にチャージポンプを接続した場合

チャージポンプの回路図は図 2.20 に示すとおりである。レイアウト図を図 3.22 に示す。PFD の出力に図 3.22 に示したチャージポンプを接続し、シミュ レーションした。(a)の場合においてシミュレーションした結果、得られた波形 を図3.23 に、(b)の場合においてシミュレーションした結果を図3.24に、(c)の 場合においてシミュレーションした結果を図3.25に示す。

図3.23 (a)の場合におけるPFD＋チャー ジポンプのシミュレーション結果 図 3.22 チャージポンプのレイアウト

図3.25 (c)の場合におけるPFD＋チャー ジポンプのシミュレーション結果 図3.24 (b)の場合におけるPFD＋チャー

ジポンプのシミュレーション結果

図3.23、図3.24、図3.25のそれぞれの場合において、最下段の波形(黄緑)はチ ャージポンプの電流源の制御電圧Vcont、下から二段目の波形(桃色)はPFDの入力 信号data、下から三段目の波形(青)はPFDの入力信号dclock、下から四段目の波 形(黄色)はPFDの出力up、下から五段目の波形(黒)はPFDの出力down、上から 二段目の波形(黄緑)はチャージポンプの出力電圧VPDc、最上段の波形(桃色)は図 2.20 におけるPMOSトランジスタM2 のドレイン電流を示している。また、

Chage-pumpに流れる電流を制御する制御電圧Vcontは1.0Vとしている。(a)、(b)、 (c)それぞれの場合において、期待通りのシミュレーション結果を得た。

第2章でも述べた通りチャージポンプは、Tri-state回路を構成する両トラン ジスタのソース側に電流源を挿入した構造となっている。Tri-state 回路および チャージポンプの出力にはローパスフィルタが接続されるが、Tri-state 回路で はこのローパスフィルタに加える電圧はVDDあるいはGNDのどちらかである。

しかしチャージポンプではローパスフィルタに流れる電流を制御できるので、

チャージポンプを使用した方が良いといえる。また、Tri-state 回路は電源ノイ ズに非常に敏感であるが、チャージポンプには電流源があるため、電源ノイズ の影響を受けにくいという利点もある。