Current-Starved VCO
実測結果vsシミュレーション結果(Fastモデル)
0 20 40 60 80 100 120 140 160 180
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
Vinvcoc[V]
fout[MHz]
実測
Sim結果(Fast)
図5.2 Current-Starved VCOの実測結果vsシミュレーション結果(Fastモデル使用) 図5.2に示した実測結果より、Current-Starved VCOの利得KVCOcは次のよう になる。
[ ]
6 9
(119.3172 27.9079) 10 2 1.15 10 / / 1.2 0.7− × × π = × rad V s
−
これは、Fastモデルによるシミュレーションで得られた利得1.67×109[rad/V/s]
の約 7 割となっている。また、この測定では出力発振周波数は 5MHzほどぶれ ていることが確認できた。図5.2に示した実測結果は出力発振周波数の平均値で ある。この発振周波数のジッタは、VCOそのものがもつジッタと、入力電圧お よび電源にのっているノイズ、これらに因るものと考えられる。
5.3 Source-Coupled VCO
図2.8に図3.6、図3.8を付け加えたSource-Coupled VCOを、図5.1(a)に示 した系で測定した。VCOの入力電圧は電圧源から入力し、出力発振周波数をオ シロスコープで確認した。実測結果とFastモデルによるシミュレーションで得 られたシミュレーション結果を比較したグラフを図5.3に示す。
Source-Coupled VCO
実測結果vsシミュレーション結果(Fastモデル使用)
0 20 40 60 80 100 120 140
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
Vinvcos[V]
fout[MHz]
実測
Sim結果(Fast)
図5.3 Source-Coupled VCOの実測結果vsシミュレーション結果(Fastモデル使用) 図 5.3 に示したように、入力電圧VinVCOs≧1.1Vのとき、発振周波数は約
100MHzとなり、これ以上上がらない。入力電圧対出力発振周波数の曲線は、
VinVCOs≒VDD/2がカーブのほぼ中央になるよう設定しなければならない。つま
り、VinVCOs≧0.9Vの範囲で発振周波数は100MHzを大きく超えていなければな
らない。しかし、試作チップに搭載したSource-Coupled VCOはこれを満たして いないので、目的とする 100MHzを得るためのPLLには使用できない。また実 測では、出力発振周波数が最大で約7MHzもぶれることが確認できた。これは、
前述したとおり、Source-Coupled VCOの出力発振周波数をTフリップフロップ で 1/2 に分周したこと、またVCOの入力電圧にのっているノイズ、これらが影 響していると考えられる。また、VCOの入力電圧がNMOSトランジスタのしき い値電圧以下になると、Source-Coupled VCOはその構成上発振動作が不安定に なるか、もしくは発振しない。ゆえに、Source-Coupled VCOは安定に動作する
領域(VinVCOs＞NMOSトランジスタのしきい値電圧)で使用することを考慮し、
PLLを設計しなければならない。
また、図5.3に示した実測結果より、Source-Coupled VCOの利得KVCOsは次 のようになる。
[ ]
6 8
(95.4134 29.2034) 10 2 8.32 10 / / 1.1 0.6− × × π = × rad V s
−
5.4 分周器
図2.26に示した回路構成をもつ分周器(レイアウト図：図3.26)を試作チップ に搭載し、図5.1(b)に示した系で測定した。また、入力には“High”=1.8V、
“Low”=0Vの100MHzのパルスを入力した。その結果、分周器の出力端子か ら振幅1.8Vの1MHzの信号が出力されていることが確認できた。
5.5 PLL(XOR ＋ Current-Starved VCO ＋ LPF ＋分周器 )
4.1.1 節で述べた、図 4.1 に示すような構造をもつPLL(XOR型位相比較器＋
Current-Starved VCO＋ローパスフィルタ(RF=213kΩ、CF=10pF)＋分周器)を 試作チップに搭載し、図5.1(b)に示した系で実測した。このPLLはチップ外に取 り出す信号をPLLの出力信号と分周器の出力信号としているため、フィルタの 出力電圧などは測定できない。なお、入力finには“High”=1.8V、“Low”=０V の1MHzのパルスを入力した。図5.4にオシロスコープで測定した波形を示す。
図5.4において、黄色の波形はPLLへの入力信号fin、水色の波形は分周器の出力
信号fdclock、桃色の波形はPLLの出力波形を示す。PLLへの入力信号finと、分周
器の出力信号fdclockは位相がπ/2 ずれており、ロックしている。PLLの出力周波 数のヒストグラムを図5.5に示す。図5.5から、このPLLは目標周波数100MHz から大きくぶれていることがわかる。これは、第４章でも述べたように位相比 較器にXOR型位相比較器を用いていることと、電源ノイズ、出力にのっている ノイズ等が原因として考えられる。
図5.5 PLL(XOR型位相比較器＋Current-Starved VCO＋LPF(RF=213kΩ、
CF=10pF)＋分周器)の出力周波数のヒストグラム
5.6 PLL(XOR ＋ Source-Coupled VCO ＋ LPF ＋分周器 )
4.2.1 節で述べた、図 4.7 に示した構造をもつPLL(XOR型位相比較器、
Source-Coupled VCO、ローパスフィルタ(RF=213kΩ、CF=10pF)＋分周器)を試 作チップに搭載し、図5.1(b)に示した系で測定した。またこのPLLは、PLLの出 力信号と分周期の出力信号のみをチップ外に取り出している。なおPLLへの入 力周波数は1MHzとした。オシロスコープで測定した波形を図5.6に示す。
図5.6 PLL(XOR型位相比較器＋Source-Coupled VCO＋LPF(RF=213kΩ、
CF=10pF)＋分周器)の実測波形
図5.6において、黄色の波形はPLLへの入力信号fin、水色の波形は分周器の出力
信号fdclock、桃色の波形はPLLの出力信号fclockを示す。図 5.6 より、PLLの入力
信号finと、分周器の出力信号fdclockの位相差はπ/2 にはなっておらず、PLLの出 力信号も振幅が一定でなく周波数もばらついており、全くロックしていないこ とが分かる。これは 5.3 節で述べたように、フィルタの出力電圧の初期値が NMOSトランジスタのしきい値電圧以下になってしまっていることが原因と考 えられる。前述したように、フィルタの出力電圧が、VCOが安定に動作する領 域(VCOの入力電圧≧しきい値電圧)になるように設定する工夫が必要となる。
5.7 PLL(PFD ＋ Tri-state 回路＋ Current-Starved VCO ＋ LPF ＋分周器 )
4.3.1節で述べたPLL(PFD＋Tri-state回路＋Current-Starved VCO＋LPF(
RF=539kΩ、CF=10pF)+分周器)を試作チップに搭載し、図 5.1(b)に示した系で PLLへの入力信号を 1MHzとして測定した。PLLの出力発振周波数のヒストグ ラムおよびスペクトラムを、図5.7、図5.8にそれぞれ示す。
図5.7に示したヒストグラムより、目標周波数100MHzより1～2MHz高い 周波数がもっとも多くヒットしていることがわかる。また図5.8に示したヒスト グラムでは、ピークは100MHz付近と90MHz付近、107MHz付近に見られる。
これは、ノイズに弱いPFDを使用しているため、測定環境のノイズが影響して いるとも考えられるが、このPLLに用いたフィルタが適切な設計ではないとい うことが最も大きな要因であると考えられる。
図5.7 PLL(PFD＋Tri-state＋Current-Starved VCO＋LPF(R =539kΩ、F
C =10pF)＋分周器)の出力ヒストグラムの実測結果 F
図5.8 PLL(PFD＋Tri-state＋Current-Starved VCO＋LPF(R =539kF Ω、
C =10pF)F ＋分周器)の出力スペクトラムの実測結果
5.8 PLL(PFD ＋チャージポンプ＋ Current-Starved VCO
＋フィルタ＋分周器 )
4.5節で述べた、PFD、チャージポンプ、Current-Starved VCO、フィルタ(こ こではRF1=10Ω、CF1=33000pF、CF2=3300pFとした)および分周器を用いて構 成したPLLを、試作チップに搭載し図 5.1(b)に示した系で測定した。このPLL に用いたフィルタには容量の大きなキャパシタが必要なため、チャージポンプ の出力をチップ外に取り出し、フィルタを外付けにした。またPLLの出力信号 と分周器の出力信号もチップ外に取り出し測定した。PLLの出力発振周波数の ヒストグラムおよびスペクトラムを、図5.9、図5.10にそれぞれ示す。
図5.9 PLL(PFD＋チャージポンプ＋Current-Starved VCO＋フィルタ(RF1=10 Ω、CF1=33000pF、CF2=3300pF)＋分周器)の出力ヒストグラムの実測結果
図5.10 PLL(PFD＋チャージポンプ＋Current-Starved VCO＋フィルタ(RF1=10 Ω、C
図5.9および図5.10に示した結果では、100MHzより1～2MHzほど低い周波 数成分が最も多いことがわかる。またピークの幅は広く、安定な動作をしてい るとはいえない。これはフィルタを外付けにするためにチャージポンプの出力 をチップ外に取り出したことにより、VCOの入力電圧がノイズの影響を受けた こと、PFDの入力や電源にノイズがのり、チャージポンプの出力が安定しない こと、などが原因として考えられる。
F1=33000pF、CF2=3300pF)＋分周器)の出力スペクトラムの実測結果