Interface Card

Interface Card(IFC)は、ロジック電圧のレベル変換とFECのアドレスを選択するなどの簡単 なトリガロジックを担当する。

42 第5章 1024チャネルCdTeアレイガンマ線検出器の全体設計

0 200 400 600 800 1000 1200

2 x10

241Am

59.5 keV

Energy [keV]

13.9 keV

17.6 keV

21.0 keV

26.3 keV

0 10 20 30 40 50 60 70

100 120 140 160

0 500 1000 1500 2000 2500

57Co

122.1 keV

Energy [keV]

136.5 keV

0 20 40 60 80

図 5.10: VA32TAを用いて取得したSi-Stripによるスペクトル。上は²⁴¹Am,下は⁵⁷Co。0^◦Cで 測定した。

5.7. Interface Card 43

図5.11: FEC1枚の写真

1kΩ AVDD(1.5V)

mbias 5kVRΩ AVDD(1.5V)

AVSS(-2V) ref_bi2 25kΩ

5kΩ 200kΩVR

AVDD (1.5V)

5kVRΩ

AVSS (-2V)

AVDD (1.5V)

5kVRΩ

AVSS (-2V)

Vthr Vfp

ref_bi2 Vthr mbias Vfp

0.1µF 0.1µF

図5.12: 外部から与えるバイアス生成回路

ROCは0-3.3VのLVTTLで動作するが、FECに必要な電圧は+1.5 Vと-2 Vであるので、 

この電圧値のレベル変換を行う。高速の読み出しに耐えるように、レベルコンバータは50 MHz まで使用可能な低消費電力のフォトカプラを使用した。

IFCのトリガロジックは以下のようになる。

i. 各FECのトリガをORしてROCに出力

ii. トリガから一定時間後にトリガをdisableし、ヒットパターンを作成 iii. ROCからhold信号を受け、FECに出力

iv. ROCからrequestを受けるたびに、iiで作成されたヒットパターンを元に、ready/not-ready 信号を返す。

v. ROCがFEC読み出し用にshift in bとclock bを送ってきたら、shift in bをアドレス選択 してFECへ送る。

vi. 読み出しが終了しdresetがROCから来たら、FECに送るとともにdresetを少し延ばして IFCのロジックをリセットする。

44 第5章 1024チャネルCdTeアレイガンマ線検出器の全体設計 iiでは、1イベントで複数のFECからトリガが生じた場合に到達時間にばらつきのある各FEC のトリガを全て集めるために、少し待つようにしている。

viでは、チップにdresetを送ったときにノイズでトリガが立つことがあるため、dresetを少し 延ばしたeresetでIFC自体はリセットする。ロジックはFPGAデバイス(EPM3064ATC100-4) を用い、スペースを節約し、ロジック可変にした。

  FECからのアナログ差動出力はAVSSとGNDに1 kΩで終端して500Ωのインピーダンス で受け、差動入力アンプでシングルエンドに変えて、オフセットを調整する。  これをゲイン・

リミットアンプに入力し、10倍まで可変の増幅を加え、±1.2 Vの出力リミットを行っている。そ して、ROCから与えられるコモンモード電圧を中心とした±1 Vの差動電圧として出力する。

FECからのトリガ出力ta, tbに関しては、taをコンパレータに導入し、tbはバイアス基板にお いて抵抗でグラウンドに終端し、それ以降では利用しなかった。これは、VA32TAのtb出力は、

イベントがない場合、1.5 mA/chipをドローし続けるので、2チップの場合、3 mAをドローし、

両方のLSIがトリガをだす同時イベントで無いと、0レベルにならず、taと対でコンパレータに 入力しても片方のLSIのみのイベントを検出できなくなるからである。