信号読み出しの流れ

 読み出しに関する全体の構成を図5.4に示す。後述するように、CdTe半導体素子からの信号 は、スプリングピンを経由して、64素子ごとに、ピッチ間0.4 mmというマイクロコネクタを実 装した基板に導かれる。一つのマイクロコネクタには、フロントエンドカード(FEC)が一枚実装 され、検出器の信号は、全体で16枚のFECによって、増幅、整形、ピークホールドされる。

5.2. 信号読み出しの流れ 33

図 5.3: 1024CdTeアレイ検出器システムの全体写真

34 第5章 1024チャネルCdTeアレイガンマ線検出器の全体設計 各FECには、32チャンネルの入力を持つ、低雑音アナログVLSI VA32TAをが二つ実装され、

一枚で、64チャンネルの処理を行うことができる。VA32TAは、IDEAS社と共同で、低雑音化に 重点をしぼると共に、耐放射線、コントロール信号の簡略化などを行って、新しく開発したもの である。

図5.4: 読み出しシステムの概要

FECからの信号は、電圧レベルの変換を行うと当時に、FECアドレスの選択を行うために、一 度インターフェースカード(Interface Card:IFC)を経由したあと、リードアウトカード(Read Out

Card :ROC)に送られる。ROCでは、全体の読み出しシーケンスを制御すると同時に、ホールド

した信号のA/D変換を行う。

読み出しシーケンスは図5.5のようになる。

VA32TAチップでは、ヒットのあったチャンネルの信号のみを読み出すことをせず、32チャン

ネルのパルス信号のホールド値を、シフトレジスタを通じて、全数読み出す設計になっている。こ れは、ヒットのないチャンネルの出力値から、コモンモードノイズを測定するためである。従来、

このアーキテクチャのチップを、複数用いる場合、全てのチップをデージーチェーンでつないで、

全てのチャンネルを読み出すような簡便な方法がとられることが多い。

我々は、検出器のデッドタイムをできるだけ低減するために、トリガーをFEC単位で扱うよう な設計を行った。IFCの中で、トリガーをORして、ROCに送っているのはこの目的にためであ る。また、デジタル処理を行う前に、FEC全てに、hold信号を送り、続けてはいるトリガーを禁 止することによって、ノイズの低減をはかっている。さらに、テストパルスをIFCから各FECに 導入できるようにした。ROCは外部トリガでも一連の読み出しシーケンスを走らせることが可能 である。

また、VA32TAはセットアップ信号として、199ビットのシフトレジスタを持ち、その値を指

定するために199ビットのシリアル信号とラッチするためのクロックを送る必要がある。これを 各FECには独立にいくようにするために、レジスタ設定用のクロックをいれるFECを選択でき るようにした。

5.2. 信号読み出しの流れ 35

各FECのVA32TAからトリガ信号が生成され、IFCに送られる

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IFCでORされたトリガがROCへ送られる、

IFCはトリガのあったFECを記録する。

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ROCは全FECに対しHold信号を送る

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ROCはi-th FECにトリガがあったかを 問い合わせる信号(request信号)をIFCへ送る

IFCはi-th FECにトリガがあれば、ready信号を返し、

無い場合はnot-readyを返す。

ready not ready

shift in b, clock b 64個 を送り、A/D変換

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Loop through i from 0 to 15

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イベントデータのパケット生成、リセット

図5.5: 読み出しシーケンス

36 第5章 1024チャネルCdTeアレイガンマ線検出器の全体設計