配線特性

 かつてグローバル配線にみられた配線のボトルネックは、現在はローカルとインターミディエート（中間）配 線においても影響すると予測されている。これはナノスケールの断面によって悪化したサイズ効果によるも のであり、スケーリングに伴い配線抵抗の劇的増加を招く。

 ローカル配線のばらつきは、スケーリングと LELE （Litho-Etch Litho-Etch）といったマルチプルパターニン グ技術の導入によって悪化している。これらの効果は IC設計フェーズで正確にモデリングする必要がある。

IC技術と設計の間の、配線サイズ効果やばらつき、信頼性の正確なモデリングを含む密な相互関係が、

特性における全体のインパクトを正確に予測するための喫緊の課題になっている。この観点を持つことが、

スケーリングによる性能劣化に対抗する、あるいは軽減するために重要になるであろう。

3.4.1 序論

近い将来の配線技術（Cu配線とLow-κ絶縁膜）が次世代技術のIC性能要求に合致し続けるための適切 さは、配線ネットワークにおいて意図した機能と、Cu配線の製造に用いた技術、そしてシステムレベルで 採用した設計方法論によって変わる。要求は、信号伝搬とエネルギー消費の点でますます厳しくなって いる。この点において、配線のボトルネックは歴史的に配線階層のグローバルレベルを予見してきており、

大きく長い配線はチップサイズの信号接続を果たし、故に長さがスケールせずRC増加問題が悪化して いる[1]。リピータは、さらなるチップ面積とエネルギーの消費という対価と引き換えに、配線RC遅延の2次 効果を減らすために使われている[2]。一方で、ローカルとインターミディエート配線のスケーリングシナリ オは、それらの長さを含む。しかしながら、配線断面の寸法が既に今日では数十ナノメートルレンジであり、

そのシナリオは、サイズ効果とばらつき効果により短い配線長であっても配線抵抗が劇的に増加すると予 期されている値にまで減少することを予見している。したがって、重大な制限が配線ロードマップの最後 に現れており、ローカルとインターミディエートレベルにおける従来のCu/Low-κ技術の代替となる新規配 線技術という新しい機会の評価を導いている[3]。

3.4.2 信号伝送

配線抵抗と容量の影響

ドライバ配線負荷チェーンに基づく平均的なデジタル

IC

信号パスでは、配線抵抗が小さく動作周波数 が数

GHz

レンジであると仮定し、信号速度はドライバ・負荷トランジスタと配線の抵抗と容量によって一般

的に影響を受けている。これは単純化した

Figure INTC20

のスキームに準じ、エルモア遅延近似は信号 パスの抵抗と容量を関数として全信号遅延を見積もるために導出されている。

Figure INTC20 Schematic representation of a typical interconnect path represented by driver, interconnect and load elements. The total delay has been estimated with the Elmore approximation. The

interconnect contributions consists of linear and quadratic dependencies on the wire length Lw.

純粋な

RC

配線遅延は配線長の

2

乗の依存性を持っている。長い配線では、それが他の項に対して明 確に優勢になっている。ローカルやインターミディエート配線のような短い配線では、配線抵抗は無視で き、信号遅延の配線寄与はドライバ抵抗

Rs

と配線容量

Cw

である。実際、ローカルとインターミディエー ト配線の抵抗は、以下の良く知られているサイズ効果のために、スケーリングにより無視できなくなってい る。

1)

配線表面とグレイン境界における電子散乱[4]が、配線断面寸法の削減により配線抵抗を増加さ せる。これは、この効果を部分的に減らす試みとして、スケーリングに伴い

ITRS

テーブルで配線 アスペクト比の増加として反映される。

2)

銅配線用の現在のバリアメタルの厚さは、最新のデポジション技術[5]を利用してもバリアデポジ ション技術の正角性の制限により

2nm

よりも削減することができない。配線断面では、信号電流 が流れる実行的な銅面積の割合がスケーリングとともに減少する。バリア抵抗値が銅よりもはるか に高いため、全体の配線抵抗が増加してしまう。

さらに、金属レベル間のビア抵抗が、ビアパターニングステップの際の潜在的なビアミスアライメントによっ て、配線パスの抵抗をさらに増加させるかもしれない。ビアミスアライメントは、異なる金属レベルに位置す る同じパスの二つの配線のコンタクト面積の定義によって減少し、信頼性マージンの深刻な懸念[6]をも たらすのと同様にパスの抵抗を増加させる。

これらのファクタの組み合わせは、ローカルとインターミディエート配線の配線ボトルネックを生み出す役 割を担う。これらの言及した問題を緩和する可能性のある解決策の調査と確認は産業界の優先事項とす べきである。

他の遅延寄与、すなわち配線容量も、スケーリングによって負の影響を及ぼす。配線アスペクト比の増加 は配線間の結合容量をわずかに増加させ、これによって全配線容量の主要な素子になる[7]。この問題 は、Low-κ材料の導入で知られた問題によって悪化する。a) プロセスダメージと、断面スケーリング（例え ば、Cu-Low-κ トレンチのサイドウォールダメージ）によりさらに悪化する多孔性絶縁体集積化の際の材料 初期値に対する

κ

の増加[8]、b） 配線アーキテクチャにおける高い

κ

値を持つ絶縁材料の存在、例えば

接着層、エッチストップやハードマスク層、誘電体バリアなどのため、全配線容量の削減に対する

Low-κ

材料の寄与がますます重要ではなくなっている[9]。

クロストークと雑音の影響

信号伝搬に影響する他の重要な側面は、形状の減少と配線アスペクト比の増加に伴う配線結合容量の 増加に関係する配線クロストークと雑音である。これらの効果はデジタルとアナログ回路の両方で重要な 問題となっている[10]。クロストークはシステム性能の予知不可能さを増加させることによって遅延の不確 定さを招く。これらの効果の影響は、最適な設計戦略によって軽減できるため、このような事情を考慮す べきである。

3.4.3 ばらつき

45nmテクノロジーノードの始まりから、配線システムは全体の回路性能に影響を及ぼす主要な要素にな

っている。ローカルとインターミディエート配線の幅は数十ナノメートルである。配線寸法のあらゆる小さな 変動は配線抵抗と容量のより大きなばらつきを招く。すべての製造ばらつき（リソグラフィー、エッチ、

CMP・・・）の組み合わせは、配線幅と間隔、高さ、プロファイル、金属組成（バリア/銅比率）のばらつきと

いう結果になり、配線抵抗と容量値に強い影響を及ぼす。これは、BEOLプロセスばらつきと、クリティカ ルパスのタイミングにそれが及ぼす影響について、深刻な懸念をもたらす[11]。

マルチプルパターニング技術の影響

最新のパターニング技術は、現在はローカル配線を寸法スケーリングし続ける唯一の実行可能な代替技 術であるが、信号伝搬とクロストーク問題をさらに悪化させるかもしれない。LELE といったマルチプルパ ターニング技術は、配線端のラフネス以外の新しいローカルばらつき問題[12]を生じさせるかもしれない。

例として、ダブルパターニングアプローチの奇数と偶数の

LELE

配線は、a) 2つの分かれたパターニング ステップ間の

CD

ばらつきにより異なる配線断面構造を有する恐れや、b) Figure INTC21に図示するよう に、最初のパターンに対して

2

回目にパターニングした配線のアライメントのオーバーレイエラーのため に、それらの側面の間隔が等しくない恐れがある。

Figure INTC21 Impact of LELE double patterning on parallel wires. Odd and even wires show different cross-section areas and different distances at each side from neighbouring wires. This causes an

unbalance in wire resistances and in coupling capacitances.

R _A R _B R _A R _B

C _AB C _BA C _BA

C _AB

問題

a)は隣接配線で異なる RC

遅延を引き起こし、問題

b)は同じ配線の 2

端において異なるクロストー ク結合を引き起こす[13]。並列配線とメモリアレイを有する

IC

スタンダードセルは、これらの配線アンバラ ンス問題に本質的に非常に敏感である。

回路性能における記述した問題の影響は、回路アーキテクチャと設計戦略にも依存する。したがって、

設計と技術コミュニティ間の強いコラボレーションは将来の技術ノードの性能課題に対峙する唯一の方法 かもしれない。

3.4.4 エネルギー消費 配線容量の影響

隣接配線間のリーク電流が無視できると仮定すると、デジタル

IC

配線で消費されるエネルギーは、要求 される論理電圧に配線容量を充電するために必要である。このエネルギーは動的であり、~Cw*V²のよう に配線容量に依存する。ここで、V は二つのデジタルレベル間の電圧スイングであり、Cw はある配線長 の全配線容量である[14]。動的エネルギーは

Cw

に比例し、これは前章で述べたスケーリング問題や、

最も密な階層レベルの容量結合によって影響を受ける。ローカルやインターミディエートレベルの場合、

ゆえに、低電力アプリケーションで非常に神経質な問題をもたらす。一方で、配線エネルギーの削減は、

2

乗依存性を持つ

V

を減らすことで最も効果的に達成できる。残念ながら、電圧のスケーリングは寸法の スケーリングと同じペースを維持できない。

3.4.5 電力分配

抵抗とインダクタによる電圧降下

ITRS

スケーリングシナリオでは、供給電圧

V

とチップあたりのラージデバイス密度の削減は供給電流の 増加を暗示しており、これは電力供給と固定配線長のバイアス点の間の静的かつ動的な電圧低下の増 加を招く。この電圧降下は抵抗の

IR

効果（ローカル

Vsupply

減少）と誘導的

LdI/dt

効果（ローカル

Vsupply

増加）の両方を引き起こす。動的な電圧降下は、同時に

IC

の複数のゲートが切り替わる時に発

生するかもしれない。ゆえに、全体の供給電流が一時的に増加し、結果として電圧降下を生じる。結果と して、トランジスタは供給電圧の静的・動的ばらつきを感じ、これがクリティカルパスの信号伝送に深刻な 影響を与え、機能不全という結果になるかもしれない。IR ドロップは、スケーリングによる導体断面削減に よる配線抵抗増加と、結果として生じるサイズ効果によって悪化する。これらの電力伝搬の問題は、クリテ ィカル電力ネットにファットワイヤーを適用する、あるいはデカップリング容量を入れることで軽減でき、後 者はダイナミックな電圧降下を緩和する場合に役立つ[15]。

システムレベル性能における配線の影響 正確な配線寄生素子モデリングの重要性

前の章で述べた信号伝搬とエネルギー消費、電力分配で予見される潜在的な配線問題は、専用で正確 なモデリングと、正確な技術モデリングとシステムレベル観点を含むシミュレーションツールを求める。

技術モデリングは、配線抵抗と容量[16]の正確な寄生抽出のためのサイズ効果とばらつき効果を考慮し、

正確な配線・絶縁体形状と材料特性に立脚すべきである。配線断面のさらなる詳細は配線モデルに含ま れる必要がある。例えば、理想的な直角の断面構造の代わりに、ワイヤー表面の

CMP

ディッシングとイロ ージョン効果を含む現実的なテーパー形状。CMP とエッチステップにより生じる配線ばらつきの上部、ダ ブルパターニング問題により生じるローカル配線の付加的なばらつき効果もモデルに含まれるべきである。

回路速度とエネルギーにおけるこれらの効果の影響は、ローカル配線が大量に利用されるセルライブラリ の特性化から評価されるべきだ。温度変化と周波数依存のパラメータもまた推定されるべきである。さら に、動作周波数が増加するほど、クロック信号の非常に短い立ち上がり時間が、信号伝搬で無視できな い役割を担う配線の寄生インダクタンスを生じさせるかもしれない。インダクタンスを無視することは、オン

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