4 プロセスモジュール
4.6 平坦化解決策候補
化学的機械研磨（CMP）は、既に配線技術では標準的な技術になっている。シンニングとエッチングは
2.5D
と3D
構造作成でも使われている。さもなければ、CMP の重要な挑戦者が薄膜平坦化のために今 日存在しない。どんな平坦化プロセスも、ウェーハ全体に渡り、著しい欠陥が無く充分に平坦化された表 面が要求される。デバイスサイズの縮小化､ウェーハサイズの大口径化は継続し、平坦化要求もそれに連 れて益々厳しくなって行く。平坦化技術の概要、最近の課題と解決策候補について議論する。CMP
採用以前の主な絶縁膜の平坦化技術には、ウェーハにRF
バイアスを印加しながら成膜するバイ アスCVD
法[1]、TEOSとO
3などのような流動性を持つ熱CVD
法[2]、スピン塗布によるSOG
法（SpinOn Glass）[3]などであった。メタルの平坦化技術は、Al
を成膜後に加熱流動させる方法[4]やW
などで用いられるブランケット
CVD
で成膜後にエッチバックする方法[5]があった。CMPの最初の目的（それは1980
年代の初めに最初に採用された）は、インターレベル絶縁膜（ILD）の平坦化であった。その時以来、CMP
は種々様々の構造および材料に採用された。各技術世代で、使用されているCMP
のステップ数 は着実に上昇し続けている[6]。標準的なプロセスであっても、種々の材料について単段のCMP
プロセ スだけで無く、複数段で行うCMP
プロセスに対しても平坦化が要求され複雑化している。さらに微細化さ れたデバイスの平坦化も新たな重要なチャレンジとなってきている。Figure INTC30 に平坦化技術の概 念を示す。Figure INTC30 Brief History of Planarization Solutions
Figure INTC31
に平坦化に関する課題と解決候補を三つの項に分けて示した。最初の項は、主なプロセ スアプリケーションについての詳細を年代順に記載した。その他の二つの項、装置・消耗部材の解決候 補についても、以下年代順に記載した。4.6.2 絶縁膜系CMP
今日、ILD CMP が最も良く用いられるのは、メモリデバイスのストレージノード部と配線部である。Figure
INTC30
にILD CMP
において、ライン&スペース幅の初期段差を最小にする方策を示す。微細化が進むに連れて、CMP 前の初期プロファイルは劇的に変化する。各ライン毎に分離した段差に代わり、絶縁 膜のほとんどが繋がり幅の広い平坦化距離（Planarization Length） になってしまう。平坦化距離増加はフ ロントエンドプロセスの章で議論されている、Shallow Trench Isolation （STI） CMP でも見られる。さらに
STI-CMP
では平坦化性能に影響するStarting Material Wafer
のナノトポグラフィーやロールオフ[7]を最 小にする必要が有る。微細化の進行により、CMP後の残膜厚さの許容値もより厳しいものとなっている。デバイス構造および、利用されている材料の変化は、新しい平坦化適用の創出に結び続けられる。 フラ ッシュメモリのフローティング・ゲートの主要な選択肢も、ポリシリコン上で絶縁膜を研磨・ストップすること が必要である。CMP 工程は、ダブル・パターンニング形成や、レジストのデュアルダマシン施行時の平坦 化においてリソグラフィーを助けるように使用されている。不揮発性メモリと、最も低いエフェクティブ
κ
値 のためのエアギャップによるロジックデバイスをつくる新しい方法は、ILD のようなステップでLow-κ
やultra-Low-κ
の絶縁膜を平坦化ドライブする必要がある。DRAM では、平坦化の挑戦は、積み重ねた構造の出現でつくられた。3DIC のためのオプションとして最後の裏面
Si
薄化ステップは、高エッチングレ ートが要求されている新しい絶縁膜ステップとも考えられる。3DIC には、さらにパッシベーション膜除去 や金属露出のTSV
をCMP
でできることが望まれる。CMPはより垂直方向に厚膜になった、集積された メモリや3D
配線、MEMSなどに利用されるようになり、より除去効率の高いプロセスの必要性が出てきた。FEOL
では、窒化膜を除去してSelf-Aligned Contacts（SAC）のため酸化膜の上で止まる平坦化のアプリ
ケーションは、配線技術へ移管する可能性がある。絶縁膜の拡散バリアはリセス金属配線上にデポし、そ れが必要なライン以上ののみ拡散バリアを残して、ポリシュバックする。さらに、異なる屈折率の絶縁膜の ダマシンプロセスでの用途は、光相互配線で行われている研究のための共通のアプローチである。4.6.3 導電膜系CMP
ポリシリコンは、徐々にタングステンに取り換えられているにも関わらず、DRAM技術のコンタクトやランデ ィング・パッドに未だ広く用いられている。コンタクト・プロセスは単に絶縁膜上で研磨を停止する方法から 絶縁膜と窒化膜の組み合わせを研磨する方式へと移っている。絶縁膜上のポリシリコン・ストップの平坦 化はフラッシュ・フローティングゲートでは一般的である。
タングステン（W）をコンタクト、ビアに最初に適用した際には、エッチバックプロセスが採用された。エッチ バックから
W
とTi
ベースのライナーに対しCMP
プロセスの適用へ変更することで生産性は向上した。今日、先端ロジックデバイスでは、コンタクトに
W
のみを使用している。DRAM の配線工程では、W とILD-CMP
からCu
とバリアメタルCMP
へと変ってきている。ポリシリコンエッチバックへの移行やダブルコンタクト形成の出現により、W-CMP の工程数は減少していない。W-CMP では、パターンアレイの両端
で
Erosion
が大きくなるEOE（Edge Over Erosion）が依然として課題となっている。これは、スラリーやパッ
ドの開発により改善して来ている。絶縁膜での低選択性スラリー適用は、平坦性改善の手段となる。同時 に起こるリセスとエロージョン、フィルムのコントロールの喪失は、多層配線レベルで使うロジックとメモリに 対しさらに重要となった。メモリでビット線とワード線を作るための選択性
W CMP
が使われ始めている。Cu
とBarrier CMP
は他のレイヤーより多くの平担化工程がある。Cu研磨からTa
ベースのバリア層研磨、ハードマスク材料研磨、最終トポグラフィーと膜厚を最適化するまで、複数段の研磨が実施される。電解 腐蝕や光腐蝕[8]等の腐蝕は、導電液中で導電体を研磨する限り、永遠の課題である。技術の進歩に連 れ、絶縁膜の誘電率は低下して行く。より脆い材料で作られた、より小さいサイズのチップを研磨するに は、デバイスに損傷を与える最大応力を低減する必要がある。既存
CMP
の低応力改善の探求とElectro
Chemical Mechanical Polish（ECMP）、Electro Chemical Polish
（ECP）やChemical Etching（CE）または
それらの技術の組み合わせである代替案が研究されている[9]。Cu 研磨時 の機械的要素は減少してき たが、化学的要素は増加してきている。これは、腐蝕防止と平坦性の改善の必要を意味する。将来のバリア
CMP
は、上記課題に加えて、以下の課題がある。パターンニングや金属埋め込みが益々 困難になり、CMP は新バリア層の研磨やマンガンあるいは銅あるいはルテニウムのようなシードレイヤー マテリアル、絶縁膜、金属膜ハードマスクの数の増加に対応する必要がある。実効誘電率を最小にする ために、CMP はポーラス度が増加した絶縁膜を研磨する必要がでてきた。緻密な電気誘導体のハード マスクの除去と脆弱なULK
フィルムをストップさせることは大いなる挑戦である。CMP の最適化、CMP 後洗浄、復興技術の組み合わせを通して、絶縁膜の変性を防ぐ方策が取られる。配線抵抗が現在全体 的な回路速度の主要なドライバであるとすると、フィルムロスのコントロールがより重要になる。 また、Cu とバリアの研磨ステップは先端プロセスでは増加するので、上記に述べたような課題解決に特別な注意 を払いながら、スループット向上や全体的なコストダウンを進めて行く。コンダクターの新しい平坦化アプ リケーションには切迫した必要性はたくさんある。フロント・エンド・プロセスを考慮すれば、ポリシリコンは ゲートができる前に徐々にマルチゲートトランジスタへ平坦化していく。W 配線を再構築するため、メタル ゲートと結ばれるコンタクト工程はW
の体積とバフの工程が、絶縁膜とメタルの混在面のどこで止まらな ければならないのかという選択肢を増やした。コンタクトのためのW
は、結局はよりよいコンダクターに取 って変えられなければならない。浅いVia
底W
やCuVia
上のスタック構造は増加する形で今日に至っ ている。いずれ他のメタルあるいはカーボンベースのコンダクターもおそらく必要となるだろう。Cu
の配線は変えなければならない。それは、エレクトロマイグレーションの影響を緩和するために計算さ れた形状を保持するだろう。 Cu のグレイン構造はより大きなグレインの方へドライブしている。そして、そ れはCu
デポ厚みを維持する必要があることを意味している。また、銅がニッケルのような、バリアなしで 使われるほかの物体への切り替えもあるだろう。多孔性の増加はエアギャップ構造を加速する。そして、それは
Cu
とバリアの平坦化への挑戦を増やすことだろう。DRAM
キャパシタは貴金属の実用化をやっと始めるところであり、そこでは特殊な平坦化方法が必要と なるだろう。フラッシュメモリを凌駕する様々な不揮発性メモリ技術が開発されつつある。これらの技術に おける記憶セルの形成方法は徐々にダマシン工程とCMP
に移行していくと考えられ、今日のPRAM
のGeSbTe
ともう一つのChalcogenides
層用に配慮されている。3DIC技術はより広く使われるようになってきているため、低コストで幅広い機能を作りだすには特別に高いレートのバルクメタルとバリア工程における 改良が必要となる。 もう一つ、ほかならぬ注意が必要な工程は、故障解析の研磨を伴う階層削減の配線 である。
4.6.4 装置課題
Dry-in、Dry-out
コンセプトと呼ばれる、洗浄機一体型のロータリー型ポリッシャーが主流である。装置は、より熟成度は増してきたが、上記の新プロセス開発に合わせた改良・改善は今後も続くであろう。装置は、
Overall Equipment Efficiency
（OEE、使用効率）を向上させる努力も続けている。現在、プロセスコントロ ールや面均性の向上を見据えた、エンドポイントと測定機能に重点が置かれているが、プロセス調整に 時間を要するインライン測定に対してエンドポイントが好まれている。バリアCMP
は現在、測定技術が使 用されているが、真のエンドポイント機能が望まれるアプリケーションである。装置は低ストレス用に低面 圧に設計されているが、更に進化させ消耗品も考慮した、低ストレス平坦化技術が望まれる。放射状の不 均等を合わせるための能力の改善、とりわけ電気誘導体のフィルムは必要である。 装置は低ストレス用 に低面圧に設計されているが、更に進化させ消耗品も考慮した、低ストレス平坦化技術が望まれる。間もなく来るであろう