評価結果および考察

手法が有効なことがわかった．

(m) Chip edge

Mold-side Chip-side

Stress(MPa)

-140 -120 -100 -80 -60 -40 -20 0 20 40

-200 -150 -100 -50 0 50 100 150

σxx_case④ σyy_case④ σzz_case④ σxx_case⑥ σyy_case⑥ σzz_case⑥

Current changing rate near the edge of chip x (m) (a)

1 10 100 1000

0.0001 0.001 0.01 0.1 1

σxx-σxx0_Chip σyy-σyy0_Chip σzz-σzz0_Chip σxx_Calculated_Chip σyy_Calculated_Chip σzz_Calculated_Chip σxx-σxx0_Mold σyy-σyy0_Mold σzz-σzz0_Mold σxx_Calculated_Mold σyy_Calculated_Mold σzz_Calculated_Mold

(nm)

Stress(MPa)

Hxx Hyy Hzz λ-1

Chip-side 2.3 5.2 1.8

Mold-side 5.3 11 6.5 -0.3

10² 10³ 10⁴ 10⁵ 10⁶

Distance from the edge r(nm) (b)

Fig. 6.18 Stress distributions around a chip edge．(a)Mechanical stress around a chip edge，(b) Stress singular field around a chip edge.

-15 -10 -5 0 5 10 15

0.001 0.01 0.1 1 10

Gxx＿pMOS_case④_Chip-side Gxx＿pMOS_case④_Mold-side Gxx＿nMOS_case④_Chip-side Gxx＿nMOS_case④_Mold-side Gxx＿pMOS_case⑥

Gxx＿nMOS_case⑥

(%)/　　GGxx

Distance from the edge r(nm)

1 10 10² 10³ 10⁴

Fig. 6.19 Current changing rate with the distance from the edge of a dummy chip．

6.4章で述べたダミーチップを用いた4点曲げ実験の解析結果と，本章での実パッケ ージを用いた実験結果の解析結果から，上チップ端部の位置が，ほぼトランジスタの直 上，具体的には500nm以内の近傍に配置された場合にチップ角部の応力特異場で特性 変動が発生するものと推定できた．このことは，実験で行ったアナログ回路エリア外に 実装された実験Case⑤，Case⑥では，全く動作不良が発生しないこととも一致してい る．次に，不良発生数の差異について考察した．図 6.20(a)にアナログ回路エリアの回 路ブロック図と，上チップ搭載位置（Case①～Case④）を示す．図6.20(b)に過度電流 による異常発振の不良が発生したPLL回路のブロック図を示す．PLL回路の特性変動 が発生する要因としては，VCO回路そのものが変動した場合と，図6.20(b)に示すLPF， Divider，ChargePumpなどの周辺回路からの入力信号が変動した場合も動作不良は発 生する．そのため，今回の実験では，Case④が2種類（VCO，ChargePump）の回路 ブロック上に上チップが実装されていることになり，回路変動要因の主要因となる特定 のトランジスタの 500nm 以内にチップ角部が実装される可能性が一番高くなるため，

不良数が一番多かったと推測した．残りの実験水準については，Case③はチップ角部 がLPF回路上にあるため，Case①，Case②は，チップ角部がDivider回路上にあるた め動作不良が発生したと推測した．アナログ回路ブロックの設計は，回路部の設計ルー

ル，詳細な回路情報は機密情報として入手できなかったため，Dividerの回路ブロック の位置は不明であったが，Case③，Case④の実験結果より，図6.20(a)に示すCase①，

Case②のチップ角部近傍に Divider 回路の動作不良を起こすトランジスタがあること は容易に推定できる．なお全実験水準にて不良発生率が低いのは，上チップの角部近傍 特異性応力によりトランジスタの特性が不良を引き起こすほどに変動する範囲が非常 に狭いために，たまたま上チップの角部が，チップマウンターの搭載精度（±50m） のバラつきにより，特定のアナログ回路のトランジスタの上部に位置したときだけに不 良が発生し，アナログ回路の上に上チップが載っていても，上チップの角部がアナログ 回路上のトランジスタの上に位置しなければ不良は発生しないためである．本研究によ り，積層構造パッケージの設計では，チップ角部の応力特異性を考慮し，アナログ回路 エリア内のトランジスタ直上に応力の特異点となる上部チップの角部が位置しないよ うに配慮する必要があることがわかった．

Analog circuitBlock

1. LPF 200pF capacitor

2. Decouple capacitor including 4.5pF capacitor 3.4.Charge pump and decoupling capacitor & VCO 5. Decoupling capacitor and other logic cell.

1 2 3 4 Other logic 5

(Divider)

in

out

① ② ③ ④

Upper chip edge

voltage-controlled-oscillator

PLL function Other logic

Fig.20 Function block on an analog circuit.