第 3 章 SET パルス幅測定回路と加速器を用いた実験手法 24
3.2 SET パルス幅測定回路
図 3.1 に測定に用いたチップを示す．測定用チップのサイズは 5 mm角で，図 3.2 に示すように測定対象の論理回路 (Logic Cell Under Test) とスナップショット回路
(Snapshot)が実装されており，このチップ全体に放射線を照射し測定対象の論理回路で
発生したSETパルスの幅をスナップショット回路で測定する [16]．
スナップショット回路は大きく分けて２つの回路ブロックからなる．一つは拡張バッ ファチェイン(Broadening Buffer Chain)であり，もう一つが自己トリガ式フリップフ ロップチェイン(Self-triggering FF Chain)である．測定対象論理回路，測定回路は全 て，0.2 µm 完全空乏型 SOI(FD-SOI)プロセスで作製されている [9]．0.2 µm FD-SOI プロセスは，ゲート長が0.2 µm，電源電圧2 V，SOI層の厚さが50 nm，SOI層下の埋 め込み酸化膜層の厚さが100 nmである．以下，測定対象の論理回路およびそれぞれの回 路ブロックについて詳細を述べる．
1Takasaki Ion Accelerator facility for advanced Radiation Application
5 mm
図3.1 SETパルス幅測定チップ．チップサイズは5 mm角．このチップ全体に放射 線を照射し，測定対象の論理回路で発生したSETパルスをスナップショット回路で取 得する．
Snapshot B x 40
Self-triggering FF Chain Broadening
∆T
D-FF D-FF D-FF D-FF D-FF D-FF D-FF
Buffer Chain
1 2
110 112
109 111
X
119120 Snapshot A
Snapshot B
Logic Cell Under Test
SET pulse Tb Expand
Radiation
SET pulse
0 …1 1 0 0 0 0
図3.2 SETパルス幅測定回路の模式図．この回路全体に放射線を照射し，測定対象
の論理回路で発生したSETパルスをスナップショット回路で取得する．照射試験中は 測定対象の論理回路以外でもSETが発生するため，取得したパルスデータが測定対象 素子で発生したものであるかを確認できるように，AとBの2系統のスナップショッ ト回路を実装している．
3.2.1 測定対象論理回路
図3.3に示すように測定対象論理回路には，NOR素子 12段が直列接続された測定対 象論理素子チェイン(Chain of Cells Under Test)とNOT素子 24段が直列に接続され た測定対象論理素子チェインの2種類が実装されており，それぞれスナップショット回路 に接続されている．NOR素子とNOT素子の実装段数の差は，SETを発生させるトラン ジスタの数，つまりSET感応断面積を同程度にするためである．測定対象論理回路とス ナップショットは，一回の測定で取得できるSETパルスの数を増やす目的で同一チップ の中に8セット実装されている．
Chain of Cells Under Test Chain of Cells Under Test
NOR 12 cells
.. .
Test Chip
8 Circuits Snapshot
.. .
NOT 24 cells
Snapshot
図3.3 測定対象論理回路には，NOR素子12段が直列接続された測定対象チェイン (Chain of Cells Under Test)とNOT素子24段が直列に接続された測定対象チェイ ンの2種類が実装されており，それぞれスナップショット回路に接続されている．測 定対象論理回路とスナップショットは，一回の測定で取得できるSETパルスの数を増 やす目的で同一チップの中に8セット実装されている．
図 3.4 に測定対象論理回路である NOR チェイン (NOR Chain) と NOT チェイン
(NOT Chain)の回路図を示す．NORチェインとNOT チェインはどちらも，初段の入
力が接地されている．NORチェインを構成する NOR素子は，2つのnMOSと2つの pMOSで構成されており，どちらもゲート長(L)が0.2 µm，ゲート幅(W)はnMOSで 1.56 µm，pMOSで3 µmである．一方，NOTチェインを構成するNOT 素子は，1つ のnMOSと1つのpMOSで構成されており，どちらもゲート長(L)が0.2 µm，ゲート 幅(W)はnMOSで1.56 µm，pMOSで2.16 µmである．
To Snapshot 0
1 2
1 0 1 0
0 1 0
L W
PMOS 0.2 µm 2.16 µm NMOS 0.2 µm 1.56 µm
0 To
Snapshot 0
0
1 1 0
1 2
0
0 1 0 0
L W
PMOS 0.2 µm 3 µm NMOS 0.2 µm 1.56 µm
12
23 24 11
NOR Chain NOT Chain
図 3.4 測定対象論理回路である NORチェイン (NOR Chain) と NOT チェイン (NOT Chain)の回路図とトランジスタサイズ．NORチェインとNOTチェインはど ちらも，初段の入力が接地されている．
3.2.2 スナップショット回路
1) 拡張バッファチェイン
拡張バッファチェインは，測定対象論理素子で発生したSETパルスの幅を拡張し，後 段の自己トリガ式フリップフロップチェイン中のフリップフロップのタイミング制約を満 たす波形にする役割を持つ．フリップフロップのタイミング制約としては，まずセット アップ・ホールド時間制約がある．この制約を満たさない入力データは正常にフリップフ ロップに取り込まれない恐れがある．拡張バッファチェインはバッファが40段直列に接 続されており，入力は測定対象論理回路へ，出力は自己トリガ式フリップフロップチェイ ンに接続されている．
2) 自己トリガ式フリップフロップチェイン
SET パルスの幅を実際に測定するのが自己トリガ式フリップフロップチェインであ る [16]．図 3.2に示すように，120段の直列 NOTと，60個の耐放射線型Ｄフリップフ
ロップ (D-FF)からなる．偶数段目のNOTの出力は，それぞれD-FFのデータ入力端子
に接続される．全てのD-FFのクロック入力端子は，110段目のNOTの出力(図3.2の X 点)にバッファを介して接続されている．SET が自己トリガ式フリップフロップチェ インに入力されると，NOTチェイン中を伝播する．SETパルスの先頭(立ち上がりエッ ジ)がX点を通過した際に，SETパルス自身によって全D-FFがトリガされ，結果とし て，その時点でNOTチェイン上にあるSETパルスが“0 ... 01111110 ... 0”というビッ ト列の形でD-FFに取り込まれる．取得されたビット列のうち，‘1’が並んでいる部分が SETパルスに相当する．なお，SETパルスがX点を通過してからD-FFをトリガするま でに遅延があることを考慮し，X点以降にも10段のNOTチェインを実装している．
ここで，SETパルス幅 (TSET)は以下の(3.1)式により算出することができる．
TSET = ∆T×NF F −Tb (3.1)
ここで， ∆T はスナップショットを構成するNOT2段分の伝播遅延時間，NF F は‘1’を 取得したD-FFの総数，Tb は拡張バッファチェインでのSETパルス幅の拡張量である．
式(3.1)によってSETパルス幅を求めるためには，作製した回路の∆T とTb の値を求め る必要がある．∆T とTb の決定方法に関しては，4.2.2節で述べる．
重イオンはテストチップ全体に照射されるため，試験中は測定対象論理素子以外でも SETが発生する．測定対象論理素子以外で発生するSETパルスを排除するため，スナッ プショット回路はA とBの２系統が実装されている．A，B両系統のスナップショット でSETパルスを同時に捕獲した場合のみに，スナップショットを制御している FPGA
のメモリにデータを格納する．1度の照射で取得可能なSETパルス数は100パルス程度 で，これは FPGAのメモリ容量に依存している．そのため，1度の照射で100パルスを 超えないように重イオンの照射量を調節する必要がある．なお，スナップショットで使用 するD-FFは耐放射線型であり，記憶素子由来のソフトエラーによってSETパルスデー タが破壊される可能性は無視できる．