2017.02.21
UG-M10ADC 更新情報 フィードバック
日付 バージョン 変更内容
2017年2月 2017.02.21 商標を「Intel」へ変更
2017年1月 2017.01.25 IPコアで選択されたADCサンプリング・レートに基づいて実際
のTSDサンプリング・レートをリストしたトピックを追加
2016年10月 2016.10.31 • 最大抵抗が100 Ω のクリーンな外部電圧リファレンスの使用
を指定するためにトピックADC の電圧リファレンスを更新
• 「変換モード」とはシーケンサ―の変換モードであり、すなわ ちシングルサイクルの ADC 変換モードおよび連続的なADC 変換モードであることを説明するためにADC シーケンサ―に 関するトピックを更新
• 異なる MAX 10 デバイスとパッケージにおけるPLL1 と
PLL3 の可用性を記載する MAX 10 のクロッキングおよびPLL
ユーザーガイドにあるトピックへの関連情報リンクを追加
• ユーザー指定のADC ロジック・シミュレーション出力機能に 関する説明の明瞭度を改善するために、ユーザーガイド全体 のさまざまなトピックを更新
• ピン名VCCVREF をADC_VREF に更新
• アナログ入力向けボードデザイン・ガイドラインを以下のよ うに修正
• 明瞭度を改善するためにテキストを更新
• Fcutoff @ -3dB の推奨を入力周波数の「5回」から「最低2回」
• 1 番目のアクティブ・ロー・パス・フィルタの例を示す図に更新
を更新
Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current
specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. ISO
日付 バージョン 変更内容
2016年5月 2016.05.02 • すべての予備マークを削除
• 定義済みのADC サンプリング・レートを最大1 MSPS まで指 定する新しい機能を追加。機能追加前は、ADC は常に最大の サンプリング・レートで動作
• サンプリング・レートを削減するための解決策へのリンクを 削除。現在はIP コアのパラメーター・エディターでサンプリ ング・レートが設定可能
• アルテラモジュラー ADC とアルテラモジュラー・デュアル
ADC IP コアをサポートするADC ツールキットを追加
• ユーザーのTSD チャネルを除く各ADC チャネル向けの予測 される出力ファイルでADC 出力をシミュレーションする機
• 能を追加アルテラモジュラー ADC とアルテラモジュラー・デュアル
ADC IP コアのADC サンプルレジスターにおけるビット11:0
およびビット27:16 の概要を修正。ビット11:0 とビット 27:16 はストレージスロットでスロット番号の代わりに実際
の12 ビット のサンプルしたデータを保持
• 割り込みイネーブルレジスター（IER）および割り込みステー タスレジスター（ISR）のビット0 のデフォルト値を修正。
M_EOP のデフォルト値は1 で、 EOP は０
2015年11月 2015.11.02 • 関連情報のリンクにIntroduction to Altera IP Cores を追加
• MAX 10 デバイスでのADC デザインの作成方法を説明する
説明ビデオのリンクを追加
• Quartus II をQuartus Prime に変更
2015年6月 2015.06.11 アナログ入力向けボードデザイン・ガイドラインを更新
2015年5月 2015.05.04 • アルテラモジュラー・デュアルADC IP コアを追加
• 10M25 デバイスからF672 を削除し、10M04 デバイスのパッケ
ージE144 にADC 情報を追加
• ADC ブロック数を更新
• ADC バーティカル・マイグレーション・サポートを更新
• ADC チャネル数を更新
• ADC チャネル数の表でM153 およびU169 パッケージの兼用
ピンの数を16 から8 に変更
• ADC のバーティカル・マイグレーションの図で、8 の兼用ピ ンを持つシングルADC デバイスと16 の兼用ピンを持つシン
グルADC デバイスを明記
B-2 MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴 UG-M10ADC2017.02.21
日付 バージョン 変更内容
• ADC 変換の項を更新し、プリスケーラ・モードでデュアルお よびシングル電源デバイスのアナログ入力がそれぞれ3.0 V
および3.6 V まで測定できることを表記
• ADC IP コアのアーキテクチャーの図を更新してデュアル ADC IP コアの機能を追加
• 応答マージおよびADC シンクロナイザ・マイクロコアに関す る情報と項を追加
• ADC ピンRLC フィルタデザインのアルテラへの問い合わせ
に関する「注」を削除
• ADC のプリスケーラの項でプリスケーラをサポートする
ADC2 チャネルをチャネル16 からチャネル17 に変更
• ADC タイミングの図を更新
• 数字が16 進数であることを明記
• コマンドと応答のインターフェイス信号名が一致するよ うに信号を改称
• RC 定数とフィルタの値、およびフィルタのデザイン例の図を 更新して参考例の値のソースを明示
• デュアルADC モードでシーケンサーを設定するためのガイ
ドラインを追加
• アルテラモジュラー ADC およびアルテラモジュラー・デュア
ルADC IP コアのチャネル名から MAX 10 デバイスピン名へ
のマッピングの項を追加
• サンプルストレージ・コア・レジスターの項で、割り込みイ ネーブルレジスター（0x41 を0x40 に）および割り込みステー タスレジスター（0x40 を0x41 に）のアドレスオフセットを訂
• 正サンプルストレージ・コア・レジスターの項の表を更新し、
アルテラモジュラー・デュアルADC のレジスターを追加
• しきい値でのトリガ機能が、今後のバージョンの Quartus Prime ソフトウェアで使用可能になるという記述を削除、こ の機能は現在、バージョン15.0 のソフトウェアから使用可能 になっている
2014年12月 2014.12.15 • ADC プリスケーラのブロック図を追加
• ADC での連続した変換のタイミング図を、ADC のタイミン グ図に置換
• サンプルストレージ・コアの章で参考例の軽微な誤植を訂正
• ADC TSD が64 サンプルを使用する平均法を用いて温度を測
定するという情報を追加
• 温度コード変換表で温度コードの大幅な改訂
UG-M10ADC
2017.02.21 MAX 10 アナログ-デジタル・コンバーター・ユーザーガイドの改訂履歴 B-3