DDRおよびDDR2 SDRAMのDQピンとDQSピンは、SSTL標準I/O 規格を使用します。FPGAと SDRAMデバイスがいずれもDQピンと DQSピンをドライブしないとき、信号はハイ・インピーダンス状態にな ります。プルアップ抵抗がDQおよびDQSをVTTに終端するため、ハ イ・インピーダンス・ラインの実効電圧はVTTです。SSTL標準I/O規 格の仕様に応じて、この状態は中間ロジック・レベルであり、入力バッ ファはこれをロジックHighまたはロジックLowとして解釈する可能性 があります。DQSラインにノイズがある場合、入力バッファはノイズを ストローブ・エッジとして解釈する可能性があります。
リード・ポストアンブル後に DQS 信号がハイ・インピーダンス状態に 遷移するとき、DQSキャプチャ・レジスタをディセーブルする必要があ ります。これによって、キャプチャされたデータが適切に再同期される 前に壊れることを防ぐことができます。
DDRおよびDDR2 SDRAMコントローラ・コンパイラは、このDQSポ ストアンブル・ロジックを提供します。入力されたパラメータに基づい て、IP Toolbenchがシステムに最適なポストアンブル・ロジックのクロッ
clk
H L
0
0 1 2
270 0 180
write_clk
Theoretical Q Output of DQ Capture Register (see Note 1)
Actual Data Valid at D Input of Resynchronization Register (see Note 1) dq dqs (90 shifted)
Resynchronization Phase Resynchronization Cycle
o
H/L
H/L Theoretical Round Trip Delay
Safe Resynchronization Window
Best Resynchronization Phase
キング方式を自動的に選択します。ポストアンブル・クロックは、シス テム・クロックまたはライト・クロックの正エッジあるいは負エッジに することができます。これらの4つの位相のいずれかで安全なポストア ンブルが保証されない場合、PLLの個別出力がポストアンブル・クロッ クとして使用されます。ポストアンブル・クロックの位相がシステム・
クロックの正エッジに近い（<90°）場合は、代替のポストアンブル・コ ントロール同期方式が使用されます。
3–11ページ〜3–13ページの図3-4、3-5、および3-6に、ポストアンブ ル・ロジックを示しています。Stratix デバイスの場合、DQS 信号でク ロックされるdq_enableレジスタが、それらの入力クロック・イネー ブルをドライブするために対応するDQグループに近づけてLEに配置 されます。dq_enableレジスタのデータ入力はGND に設定され、プ リセットはコントローラによって生成されるロジックに接続されます。
ポストアンブル・ロジックにより、レジスタが DQS の最後のアクティ ブ負エッジよりも前にプリセットから解放され、dq_enable信号はDQS の最後のアクティブ負エッジで確実にLowになります。したがって、入 力クロック・イネーブルはDQSリード・ポストアンブルの終わりにDQS がハイ・インピーダンスになる前にディセーブルされます。
自動的に選択されるポストアンブル・クロックを使用しないで、ウィザー
ドのManual Timingタブで独自のポストアンブル・クロックを指定する
ことができます。また、ウィザードのManual TimingタブでDQSポス トアンブル・ロジックを完全にディセーブルできます。
専用のリード・データ・キャプチャ・クロック（非 DQS モード）を使 用する場合、DDRおよびDDR2 SDRAMにDQS ポストアンブル・ロ ジックは必要ありません。そのため、非 DQS モードでは、ウィザード はDQSポストアンブル・ロジックをディセーブルします。
A–14ページの図A-6に、最良のポストアンブル位相を選択する方法の 一例を示します。この例では、最良のポストアンブル位相はサイクル=0、
位相=270°、write_clkの立ち上がりエッジです。
この例はCASレイテンシ=2の場合です。CASレイテンシ=2.5の場合 は、計算に180°を追加してください。CASレイテンシ=3の場合は1サ イクルを追加してください。
表A–6.手動ポストアンブル・パラメータ
サイクル クロック エッジ 位相(°)
0, 1, 2, 3, 4, 5, 6 clk 立ち上がり 0 (1)
write_clk 立ち下がり 90
clk 立ち下がり 180
write_clk 立ち上がり(2) 270
表A–6の注:
(1) ポストアンブル・サイクル0位相 0は、CASレイテンシ =2の場合にポス トアンブル・イネーブル・プリセット信号を生成可能な clk の最初の立ち 上がりエッジとして定義されます。
(2) タイミングを保証するには、中間ポストアンブル・オプションを使用します。
図A-6. 最良のポストアンブル位相の選択
clk
H L
0
0 1 2
180 0 180
write_clk
H L
Theoretical Postamble Preset Enable Window
Actual Postamble Preset Enable Window dq dqs (90 shifted)
Postamble Phase Postamble Cycle
o
Theoretical Round Trip Delay
Safe Postamble Window
Best Postamble Phase