表3–13にローカル・インタフェース・オプションを示します。
Registered DIMM / Unbuffered memory
– – レジスタ付き DIMM を選択すると、コントローラ は、それらが必要とする追加クロック・サイクル・
レイテンシを許容します。
表3–12の注:
(1) これらはPresetsリストで選択するデバイスによって設定されます。
表3–12.メモリ・プロパティ・パラメータ （２/２） 注(1)
パラメータ 範囲 単位 説明
表3–13.ローカル・インタフェース
パラメータ 範囲 説明
Local Interface Nativeまたは Avalon
ユーザ・ロジックとメモリ・コントローラ間のローカル・
サイド・インタフェースを指定します（3–23ページの「イ ンタフェースの説明」を参照）。
表3–14にメモリ初期化オプションを示します。
表3–14.メモリ初期化オプション
パラメータ 範囲 単位 説明
ODT setting Disabled、50、
75、または150
Ω DDR2 SDRAMのODT（On-Die Termination）
抵抗をイネーブルし、コントローラによるその ダイナミック・コントロールをイネーブルしま す。
Disabledを選択すると、DDR2 SDRAMのODT 抵抗がディセーブルされます。ddr2_odt コン トロール信号は、ゼロの固定値でドライブされ ます。
50 Ω、75 Ω、または150 Ωを選択すると、DDR2 SDRAMの50 Ω、75 Ω、または150 Ω ODTが イネーブルされます。ddr2_odt 信号は、必要 に応じてODTをイネーブル/ディセーブルし ます。
CAS latency 2.0、2.5、
または3.0
（DDR SDRAM の場合）
3、4、または5
（DDR2 SDRAM の場合）
サイクル リード・コマンドから、メモリからの最初の出 力データまでの遅延（クロック・サイクル数）。
Burst length 2、4、または8
（DDR SDRAM の場合）
4（DDR2 SDRAM の場合）
– 各リードまたはライト・トランザクションにお けるFPGAとメモリ間のデータ転送数。ローカ ル・インタフェースでのトランザクション数 は、この値の半分です。
Burst type Sequential または Interleaved
– リードまたはライト・トランザクション時に、
FPGAとメモリ間でのデータ転送の順序を制御 します。
Drive strength Normalまたは Reduced
– メモリ・デバイスの出力バッファのドライブ強 度 を 制 御 し ま す。ド ラ イ ブ 強 度 の 低 減
（Reduced）は、すべてのメモリ・デバイスでサ ポートされているとは限りません。
Memory device DLL enable
オンまたはオフ – オンの場合、メモリ・デバイス内の DLL がイ ネーブルされます。
表3–15に、クロッキング・オプションを示します。
表3–16にメモリ・コントローラ・オプションを示します。
表3–15.クロッキング・オプション
パラメータ 説明
Enable DQS mode オンの場合、リード時に DQ ピンからのデータをキャプ
チャするレジスタは、DOS の遅延バージョンでクロック されます。オンでない場合は、PLLで生成されるクロック がデータをキャプチャします（Stratixシリーズのみ）。(1) Use non-migratable DQ, DQS, and DM
pins
オンにすると、ウィザードでDQ、DQS、およびDMピ ンをより柔軟に配置できますが、マイグレーション・デ バイスにデザインを移行できなくなります（Stratix II デ バイスのみ）。
Use fed-back clock オンにすると、ウィザードで再同期またはキャプチャの
ためにフィードバック・クロックが使用されます。(1) 表3–15の注:
(1) レジスタのブロック図については、A–7ページの図A-2およびA-4を参照してください。
表3–16.メモリ・コントローラ・オプション （１/２）
パラメータ 説明
Insert pipeline registers on address and command outputs
オンにすると、ウィザードでメモリ・コントローラとコ マンドおよびアドレス出力間にパイプライン・レジスタ・
ステージが挿入されます。このレジスタは、より高い周 波数で必要な性能を達成するのに役立ちます。
Insert extra pipeline registers in the datapath
オンにすると、ウィザードでメモリ・コントローラとア ドレスおよびコマンド出力間に 2 つ目のパイプライン・
レジスタ・ステージが挿入されます。これらのレジスタ は、クリア・テキスト・データパスに挿入され、これら のレジスタへのクロックは、バリエーションの入力とし て使用できます。これらのレジスタにより、デザインを より高い内部クロック周波数に適合させるのに役立ちま す。クロックは必要に応じて調整できます。デフォルト では、このクロックはシステム・クロックに接続され、
エ ッジ は Clock address/command output registers on the negative edgeオプションで設定されます。
表3–17にDLL基準クロック・オプションを示します。