IP Toolbench は、プロジェクト・ディレクトリに最大 2 つのサンプル
PLL を作成します。このサンプルは、正確な要件を満たすためにパラ メータ化することができます。IP Toolbench は、1:1 の入力対出力のク ロック比と、IP Toolbenchで入力したクロック周波数を使用して、サン プルPLLを生成します。また、IP Toolbenchは、PLLのクロックの正し い位相出力を設定します。altpll MegaWizard Plug-In を使用して、
PLL を編集して要件を満たすことができます。Automatically generate
the PLL オプションがオフになっていない場合、プロジェクト・ディレ
クトリ内のPLLは、IP Toolbenchによって上書きされます。
外部クロックは、DDRまたはDDR2 SDRAM出力モードで標準I/Oピ ンを使用して生成されます（altddio_out メガファンクションを使 用）。この生成はライトDQSの生成方法と同じで、DDRまたはDDR2
SDRAMクロックとDQS間のスキューをより適切に制御して、SDRAM
のtDQSS要件を満たすことができます。
PLLには以下の出力があります。
■ 出力 c0 は、ステート・マシンとローカル・インタフェースを含むコ ントローラの大部分をクロックするシステム・クロックをドライブ します。コントローラがSOPC Builderで使用されている場合、こ のクロックはSOPC Builder で生成されたモジュール・クロックを ドライブする必要があります。
■ 出力c1は、システム・クロックを270° 遅延させるライト・データ・
クロックをドライブし、ライト・データとライト・データ・マスク・
レジスタをクロックして、これらをデータ・ストローブ信号からオ フセットします。
PLLコンフィギュレーションは、StratixシリーズとCycloneシリーズで は異なります。
StratixまたはCycloneシリーズでDDR SDRAMコントローラを実装す る際の推奨コンフィギュレーションは、1個のenhanced PLLを使用し て必要なすべてのクロック信号を生成することです。アルテラ・デバイ スは、DDRまたはDDR2 SDRAMデバイス用のclkおよびclk#信号 を生成できるため、外部クロック・バッファは必要ありません。
クロック・コンフィギュレーションの主な違いは、Cycloneシリーズに は DQS 位相シフト・リファレンス回路がないことです。したがって、
Cycloneシリーズ（およびStratix IIデバイス）には、この回路をドライ ブする追加dqs_ref_clkクロック入力は必要ありません。
Cyclone IIデバイスでは、追加のオプション出力（c2）を使用できます。
IP Toolbenchが、別の再同期またはポストアンブル・クロックが必要で
あることをレポートしない限り、この出力は通常は必要ありません。
Stratixシリーズでは、PLLに別の2つのオプション出力があります。ほ とんどの場合、これらの出力は必要ありません。DQS を使用してリー ド・データをキャプチャしないことを選択した場合、またはIP Toolbench が別の再同期またはポストアンブル・クロックが必要なことをレポート する場合、PLLには以下のIP Toolbench推奨出力が含まれます。
■ 出力c2は、非DQSモードでのオプションのキャプチャ・クロックを ドライブするか、オプションの個別の再同期クロックをドライブし ます。
■ 出力c3は、オプションの個別のポストアンブル・クロックをドライ ブします。
これらのクロックは、サンプル・デザイン・ファイルの DDR または
DDR2 SDRAMコントローラに接続されます。個別の再同期またはポス
トアンブル・クロックが必要ない場合、IP Toolbenchはバリエーション の再同期およびポストアンブル・クロック入力を適宜、システムまたは ライト・クロックに接続します。
Stratix IIデバイスの場合、Use fed-back clockオプションとEnable DQS mode オプションをオンにすると、フィードバック再同期がイネーブル されます。フィードバック再同期ではフィードバック・クロックを使用 して、DQS信号でキャプチャされるデータを再同期します（A–7ページ の図A-2を参照）。メイン PLLで作成される追加の再同期位相により、
データがシステム・クロックに転送されます。
Enable DQS modeをオフにすると、フィードバック・キャプチャ・モー
ドがイネーブルされます。このモードでは、フィードバック・クロック を使用してリード・データをキャプチャし、キャプチャには DQS スト ローブを使用しません（A–9ページの図A-4を参照）。キャプチャした データをシステム・クロック位相に安全に転送するために、システム PLLからの再同期位相が必要です。このモードの場合、フィードバック 再同期よりも性能は低下しますが、DQおよびDQS用のピンを選択する 際の柔軟性が高くなります。
3–17ページの図3-8に、Stratix IIデバイスの推奨コンフィギュレーショ ンを示します。
非DQSモードについて詳しくは、A–7ページの図A-2およびA–9ペー
図3-8. Stratix II PLLコンフィギュレーション 注(1)
図3-8の注:
(1) ほとんどの場合、clkまたはwrite_clkが再同期およびポストアンブル・クロックとして使用されるため、
PLLから個別のクロック出力を使用する必要はありません。
3–18ページの図3-9に、StratixおよびStratix GXデバイスの推奨コン フィギュレーションを示しています。
Stratix または Stratix GX デバイスの dqs_ref_clk 入力は、
SDRAMをドライブするクロック出力からのフィードバックま
たは PLL からの個別のクロック出力のいずれでも供給できま す。システム内の他のクロックを基準にしたdqs_ref_clkの 位相は重要ではありません。Switch off Stratix DLL reference clock during reads をオンにした場合、コントローラはこの入 力を読み出し中にオフにします（A–1ページの「手動タイミン グ設定」を参照）。
Optional Fed-Back Clock
PLL Note 1
Stratix II Device
DDR SDRAM clk_to_sdram_n
clk_to_sdram fedback_clock_out DDR SDRAM
Controller
altddio
altddio altddio clock_source Enhanced PLL
clk write_clk resynch_clk or capture_clk postamble_clk C0
C1
C2 C3
Stratix II DLL
図3-9. Stratix PLLコンフィギュレーション 注(1)
図3-9の注:
(1) ほとんどの場合、clkまたはwrite_clkが再同期およびポストアンブル・クロックとして使用されるため、PLL から個別のクロック出力を使用する必要はありません。
図3-10 に、PLL の乗算比または除算比（比率 1 を含む）で使用する
Cyclone IIコンフィギュレーションを示しています。
図3-10. Cyclone II PLLコンフィギュレーション
3–19ページの図3-11に、Cycloneコンフィギュレーションを示します。
Stratix Device
clk_to_sdram clk_to_sdram_n DDR SDRAM
Controller
Stratix DLL dqs_ref_clk
altddio altddio
altddio
Note 1 clock_source Enhanced PLL
clk write_clk resynch_clk or capture_clk postamble_clk C0
C1
C2 C3
DDR SDRAM
Cyclone II Device
clock_source
clk_to_sdram clk_to_sdram_n DDR SDRAM
Controller
PLL clk
write_clk resynch_clk
altddio altddio C0
C1 C2
DDR SDRAM
図3-11. Cyclone PLLコンフィギュレーション