Cyclone II エディション上の
2. DDR SDRAM コントローラ・コンポーネントを含む SOPC Builder システムの生成中に、SOPC Builderは、DDR SDRAMクロックを 合成するためのPLLソース・ファイル（.vまたは.vhd）とシンボ
SDRAMコントローラのwrite_clkに接続されるPLL出力です。
DDR SDRAM ライト・クロックとシステム・クロック間のク
ロック・スキューを低減するために、両方のクロックを同じ PLLでドライブします。図B-2に、DDR SDRAMコントローラ と2つのシステム・クロックを含むSOPC Builderシステムの トップレベル回路図で、PLLを接続する方法の例を示します。
図B-2. DDR SDRAM PLL接続の例
3. Nios 開発ボード、Cyclone II エディション上の DDR SDRAM デバ イスの最小動作周波数は 77 MHz です。したがって、デザインで DDR SDRAMを使用するには、fMAXが77 MHz以上でなければな りません。システムをQuartus IIでコンパイルした結果、fMAXが77 MHz未満になった場合は、fMAXを増加させるために、以下のQuartus II最適化機能のいくつかをオンにします。
a. 最適化テクニックを「Speed」に変更する。
• Settings（Assignmentsメニュー）を選択します。
• Analysis & Synthesis Settingsを選択します。
b. 1ホットのステート・マシンの処理をオンにする。
• Settings（Assignmentsメニュー）を選択します。
• Analysis & Synthesis Settingsを選択します。
• State Machine Processingで、One-Hotを選択します。
c. マルチプレクサの再構築をオフにする。
• Settings（Assignmentsメニュー）を選択します。
• Analysis & Synthesis Settingsを選択します。
• Restructure Multiplexersで、Offを選択します。
d. フィッタのフィジカル・シンセシスをオンにする。
• Settings（Assignmentsメニュー）を選択します。
• +記号をクリックして、Fitter Settingsを展開します。
• Physical Synthesis Optimizationsを選択します。
• Perform physical synthesis for combinational logicをオン にします。
• Perform register duplicationをオンにします。
• Perform register retimingをオンにします。
• Physical synthesis effortで、Normalを選択します。
4. これらの設定を行ったら、プロジェクトを保存し、デザインを Quartus IIソフトウェアで再コンパイルします。
これらの設定を行うと、Quartus IIソフトウェアでデザインを コンパイルするのに必要な時間がかなり長くなりますが、fMAX
が増加する可能性があります。
5. Nios開発ボード、Cyclone IIエディション（rev00のみ）では、DDR SDRAMのrasおよびcasピンがPCB回路図で間違いにより入れ 替わっています。そのため、PCB回路図とQuartus IIピン・アサイ ンメントとを一致させるために、Nios 開発ボード、Cyclone II エ ディション（rev00のみ）をターゲットとするQuartus IIトップレ ベル・デザインでも、これらの2本のピンを入れ替える必要があります。
rasおよびcasピンの正しい接続については、Nios II開発キットに付属 しているCyclone II 2C35の標準デザイン例を参照してください。
ウィザード内の以下の3つの設定により、制約の対象となるピン名 が定義されます。
● Pin name of clock driving memory (+)
● Pin name of clock driving memory (-)
● Prefix all DDR SDRAM pins with
トップレベル・デザインにおけるDDR SDRAMコントローラのピ ンが、これらの設定で定義される命名規則に従っているか確認して ください。
7. 制約スクリプトが正常に機能するには、トップレベル・デザインの バス表記法を使用して、1-ビットDDR SDRAM信号の名前を付ける 必要があります。つまり、トップレベル・デザインが BDF 回路図 ファイルの場合は、サフィックス[0] が必要です。以下のピンの例 を見つけて、サフィックス[0]付きの名前に変更します。
● clk_to_sdram_p
● clk_to_sdram_n
● sdram_cs_n
● sdram_cke
ピン名は以下のようになります。
● clk_to_sdram_p[0]
● clk_to_sdram_n[0]
● sdram_cs_n[0]
● sdram_cke[0]
ピン名は、ステップ6の設定で変わりますが、トップレベルの 回路図ではサフィックス[0]が必要です。
ここでは、DDRまたはDDR2 SDRAMコントローラMegaCore®ファン クションをHardCopy® IIデザインで使用するのに必要な、追加ステップ について説明します。
完全な実習の手引きについて詳しくは、2–18 ページの「DDR & DDR2
SDRAMコントローラの実習」を参照してください。
HardCopy IIデザインは、メイン・ターゲットをHardCopy IIデバイスに セットして、Stratix® IIをマイグレーション・デバイスとするか、または Stratix IIデバイスをターゲットとするメイン・リビジョンとHardCopy II デバイスをターゲットとするコンパニオン・リビジョンを使用して作成す ることができます。
HardCopy IIデザインを作成するには、以下のステップに従います。
1. 新しいQuartus® IIプロジェクトを作成し、ファミリ、デバイス、お よびコンパニオン・デバイスを選択します（C–2ページの図C-1を 参照）。
–4スピード・グレードのデバイスを選択することを推奨し ます。
2. MegaWizard® Plug-In ManagerからIP Toolbenchを起動します。
3. カスタム・バリエーションをパラメータ化します。
4. 制約を選択します。
HardCopy II デバイスでは、DDR またはDDR2 SDRAM キャプチャのための専用ハードウェアのピン数がStratix II コンパニオンほど多くありません。したがって、利用可能 なDQSグループが少なくなります（C–3ページの図C-2を 参照）。
5. バリエーションを生成します。
6. デザインをコンパイルします。データパスのリード部分でクリティ カルなレジスタの配置制約が追加され、予測されるタイミング・マー ジンのレポートが作成されます。
7. 自動的に表示されるタイミング・レポートはHardCopy Design Center では利用できません。したがって、タイミング・クロージャを支援 するためにタイミング制約のセットを追加します。これを行うには、
DDRおよびDDR2 SDRAMタイミング・ウィザード（DTW）を実
行します—Tcl scripts（Toolsメニュー）を選択し、dtwを選択しま す（C–4ページの図C-3を参照）。
HardCopy II デザイン・フローについて詳しくは、「Hardcopy シリー ズ・ハンドブックVolume 1」の「Back-End Design Flow for HardCopy Series Devices」の章を参照してください。
8. DDRまたは DDR2 SDRAMコントローラ MegaCoreファンクショ ンのパラメータを再入力する時間を節約するには、ウィザードの 3 ページ目でImport…をクリックして、<variation name>
_ddr_setting.txtファイルからパラメータをインポートします。
9. DTWでは、DDRまたは DDR2 SDRAMへのクロックをドライブす るピンにおけるtCOの見積もりを要求します。デザインがコンパイ ルされると、これらがウィザードの関連ペインに自動的に抽出され ます。
10. Finish をクリックします。DTW がプロジェクトにタイミング制約
を追加します。この制約はHardCopy IIデバイスに移行する際に継 承されます。
これらの制約の一部が、MegaCoreファンクションで追加 された制約と競合することがあります。これらの競合が検 出された場合は、Yesをクリックして、DTWで上書きして ください。
設定されたタイミング・アサインメントはアサインメント・エディ タで表示できます。
Timing Analyzerセクションに表示されます。
12. 1 つのプロジェクト内で複数のバリエーションを許容する Quartus
IIリビジョン機能を使用して、HardCopyデバイスをターゲットと
するHardCopy IIコンパニオン・リビジョンを作成します。
リビジョンについて詳しくは、Quartus IIのヘルプを参照してください。
a. HardCopy II Utilities > Create/Overwrite HardCopy II Companion Revision（Projectメニュー）を選択して、プロジェ クト内に別のリビジョンを作成します。これによって、1 つの プロジェクトでStratix IIデバイスとHardCopy IIデバイスの両 方をターゲットにすることができます。
b. Revisions（Projectメニュー）を選択し、HardCopy IIリビジョ ンを現在のリビジョンに設定します。これで、デザインをコン パイルできます。
最大性能を達成するには、デザインでフィードバック・クロック DQS モードを使用する必要があります。このモードは267 MHzデザインで使 用します。しかし、フィードバック・クロックDQSモードで、フィード バックPLLまたは再同期およびポストアンブル・クロックの位相の自動 セットアップはありません。タイミング・クロージャを達成するには、
この付録で説明するステップを使用してください。
この付録では、一例としてStratix II –4スピード・グレード・デバイスが 実装されたアルテラの Stratix® II Memory Board 2 で、タイミングをク ローズする方法を示します。この付録は2–18ページの「MegaWizardの デザイン・フロー」に従いますが、相違点や追加ステップを示します。
Stratix II Memory Board 2 について詳しくは、アルテラの販売代理店に お問い合わせください。
–4スピード・グレード・デバイスで267 MHzを達成するのは、バイト・
グループ間のスキューが低減されるため、幅の狭いインタフェースを使 用すれば簡単です。また、クロック・ネットワークは小規模デバイスの ほうが高速なため、267 MHzは大規模デバイスよりも小規模デバイスの ほうが簡単に達成されます。