表3–25に、アルテラ・ハードウェアでDDRおよびDDR2 SDRAMコン トローラをテストしたアルテラ開発ボードを示します。
表3–25.アルテラ開発ボード
開発ボード アルテラ・デバイス メモリ・デバイス Stratix II高速IO開発ボード EP2S60F1020C3 Micron DDR2-533 DIMM
（MT8HTF3272AG-53EB3ES）
Stratix II PCI開発ボード EP2S60F1020C3 Infineon DDR400 SO-DIMM
（HYS64D32020GDL-5-B）
Stratix PCI開発ボード EP1S25F1020C5 Infineon DDR400 SO-DIMM
（HYS64D32020GDL-5-B）
Stratix PCI開発ボード、
Professional Edition
EP1S60F1020C6 Micron DDR333 SO-DIMM
（MT8VDDT3264HG-335C2）
Stratix GX高速開発ボード EP1SGX25FF1020C6ES Micron DDR400 DIMM
（MT16VDDT3264AG-40BB5）
内部Stratixメモリ・テスト・ボード EP1S25F780C5 Micron DDR400 DIMM
（MT16VDDT3264AG-40BB5）
Nios開発ボード、Cyclone II
（EP2C35）
EP2C35F672C6 Micron 128-Mbit DDR-333デバイス
（MT46V16M16-6T）
Cyclone II EP2C35 PCI開発ボード EP2C35F672C6 Micron 256-Mbit DDR2-533デバイス
（MT47H16M16BG-37E）
Cyclone II EP2C35 DSP開発ボード EP2C35F672C6 Micron DDR2-533 DIMM
（MT8HTF3264AY-40EB3）
Cycloneメモリ・ボード EP1C6Q240C6 Micron 128-Mbit DDR266 デバイス
（MT46V8M16-75）
内部Cycloneメモリ・テスト・ボード EP1C20F400C6 Micron DDR266 DIMM
（MT16VDDT3264AG-265B1）
表3–26に、アルテラ・ハードウェアでDDRおよびDDR2 SDRAMコン トローラをテストしたアルテラ以外の開発ボードを示します。
表3–26.アルテラ以外の開発ボード
開発ボード アルテラ・デバイス メモリ・デバイス
Cycloneツイスタ・ボード EP1C6Q240C6 Micron 128-Mbit DDR266デバイス
（MT46V8M16-75Z）
表3–26の注:
(1) Cycloneツイスタ・ボードについて詳しくは、www.fpga.nlを参照してください。
パラメータ
表A–1に、再同期オプションを示します。表A–1.再同期オプション （１/２）
パラメータ 範囲 説明
Reclock resynchronized data to the positive edge
Automatic、Always、
またはNever
このオプションを「Always」に設定すると、
ウィザードは正エッジのシステム・クロック・
レジスタ・セットをリード・データ・パスに 挿入して、リード・データ有効信号を適宜遅 らせます。システム・クロックの正エッジ以 外の位相で再同期している場合、レジスタを 追加すると有効ですが、1クロック・サイクル のレイテンシが発生します。「Never」を選択 すると、レイテンシは低減されますが、ユー ザがリード・データをシステム・クロックの 正エッジに再クロックしなければなりませ ん。このオプションを「Automatic」に設定し た場合、ウィザードは選択された再同期エッ ジおよびクロックに基づいて、追加レジスタ・
セットを挿入するかどうかを決定します。
Manual resynchronization control
オンまたはオフ 再同期クロックの詳細を指定する場合はオン にします。それ以外の場合、詳細はシステム のタイミングに基づいて自動的に計算されま す（A–4ページの「再同期」を参照）。
Resynchronize captured
read data in cycle 0〜6 ラウンド・トリップ遅延のための遅延サイク
ル数。
Resynchronization clock setting
0 (clk, rising edge)、
90 (write_clk, falling edge)、
180 (clk, falling edge)、
270 (write_clk, rising edge)、または dedicated
再同期のために使用するクロックとして、シ ステム・クロック、ライト・クロック（シス テム・クロックの90°前）、または専用の再同 期クロックを定義します。さらに、選択され たクロックのどのエッジを使用して、キャプ チャしたデータを再同期するかを定義しま す。立ち下がりエッジを選択すると、データ・
パスは再同期レジスタのクロック入力に自動 的にインバータを挿入します。
表A–2に、ポストアンブル・オプションを示します（DQSモードのみ）。
Dedicated clock phase 0〜359 タイミング解析に使用される専用の再同期ク
ロックの位相を入力することができます。IP Toolbenchはこの値を使用して、PLL位相シ フトをセットアップします。
Fed-back clock phase 0〜359 タイミング解析に使用されるフィードバッ
ク・クロックの位相を入力することができま す。IP Toolbench はこの値を使用して、PLL 位相シフトをセットアップします。
Insert intermediate resynchronization registers
オンまたはオフ オンにすると、システム・クロックの負エッ ジでクロックされる追加パイプライン・レジ スタが、リード・パスの再同期レジスタの後 に挿入されます。再同期クロックがシステム・
クロックに近すぎるときは、両クロック間で 確実に転送させるためにオンにします。
表A–1.再同期オプション （２/２）
パラメータ 範囲 説明
表A–2.ポストアンブル・オプション （１/２）
パラメータ 範囲 説明
Manual postamble control オンまたはオフ ポストアンブル・ロジックに使用されるクロッ
クの詳細を指定する場合はオンにします。それ 以外の場合、詳細はシステムのタイミングに基 づいて自動的に計算されます（A–11ページの
「DQS ポストアンブル」を参照）。
Enable DQS postamble logic
オンまたはオフ オンにするとポストアンブル・ロジックが使 用されます。ポストアンブル・ロジックが使 用されない場合、各リード・バーストの最後 の転送でデータ損失が発生する可能性があり ます。
Insert intermediate postamble registers
オンまたはオフ オンにすると、システム・クロックの正エッ ジでクロックされる追加パイプライン・レジ スタが、システム・クロックのロジックとポ ストアンブル・クロックのロジックとの間に 挿入されます。システム・クロックとポスト アンブル・クロックが近すぎるときは、確実
表A–3に、キャプチャ・オプションを示します（非DQSモードのみ）。
Postamble clock setting 0 (clk, rising edge)、
90 (write_clk, falling edge)、
180 (clk, falling edge)、
270 (write_clk, rising edge)、または dedicated
ポストアンブル・ロジックで使用するクロッ クとして、システム・クロック、ライト・ク ロック（システム・クロックの90°前）、また は専用のポストアンブル・クロックを選択し ます。さらに、選択されたクロックのどのエッ ジをポストアンブル・ロジックに使用するか を定義します。立ち下がりエッジを選択する と、データ・パスはポストアンブル・コント ロール・レジスタのクロック入力に自動的に インバータを挿入します。
Dedicated clock phase 0〜359 タイミング解析に使用される専用ポストアン
ブル・クロックの位相を入力することができ ます。IP Toolbenchはこの値を使用して、PLL 位相シフトをセットアップします。
Number of DQS delay matching buffers
0〜8 Stratixデバイスの非遅延DQSに、選択された
数の遅延バッファを挿入します。低周波数を 使用しているときは、キャプチャ・レジスタ のディセーブルが早過ぎないように遅延バッ ファを挿入します。
パラメータ 範囲 説明
表A–3.キャプチャ・オプション （１/２）
パラメータ 範囲 説明
Manual capture control オンまたはオフ キャプチャ・ロジックに使用されるクロックの
詳細を指定する場合はオンにします。それ以外 の場合、詳細はシステムのタイミングに基づい て自動的に計算されます（A–11ページの「DQS ポストアンブル」を参照）。
表A–4に、タイミング解析のオプションを示します。
再同期
再同期とは、リードDQSクロック・ドメインからシステム・クロック・ドメインにデータを転送するプロセスです。システム・クロックに対す る DQS の位相関係は、具体的なハードウェア・セットアップに対して 計算することができ、ラウンド・トリップ遅延に依存します。ラウンド・
トリップ遅延とは、リード・コマンドがメモリに到達するのに要する時 間およびリード・データがアルテラ・デバイスに返されて、キャプチャ されるのに要する時間です。
Capture setting 0 (clk, rising edge)、
90 (write_clk, falling edge)、
180 (clk, falling edge)、
270 (write_clk, rising edge)、または dedicated
キャプチャ・ロジックで使用するクロックとし て、システム・クロック、ライト・クロック（シ ステム・クロックの90°前）、または専用のキャ プチャ・クロックを選択します。さらに、選択 されたクロックのどのエッジをキャプチャ・ロ ジックで使用するかを定義します。立ち下がり エッジを選択すると、データ・パスはキャプ チャ・レジスタのクロック入力に自動的にイン バータを挿入します。
Dedicated clock phase 0〜359 タ イ ミ ン グ 解 析 に 使 用 さ れ る 専 用 の キ ャ プ チャ・クロックの位相を入力することができま す。IP Toolbenchはこの値を使用して、PLL位 相シフトをセットアップします。
表A–3.キャプチャ・オプション （２/２）
パラメータ 範囲 説明
表A–4.タイミング解析のオプション
パラメータ 説明
Use the results of the last compile to estimate the setup and hold margins
デザインで達成可能なセットアップおよびホー ルド・マージンの見積もり精度を向上させるに はオンにします。このオプションをオンにする と、ウィザードで再同期、ポストアンブル、お よびキャプチャ・クロックのより正確な位相を 選択することができます。このオプションを使 用する前に、デザインを正しくコンパイルして タイミング検証スクリプトを実行し、必要な更 新済み見積もりファイルを生成しておく必要が あります。
メータに基づいて、システムに最適な方式を自動的に選択します。デー タはリード DQS クロック・ドメインから再同期クロック・ドメインに 転送され、最終的にシステム・クロック・ドメインに転送されます。再 同期クロックは、システム・クロックまたはライト・クロックの正エッ ジか負エッジにすることができます。これらの4つの位相のいずれかで 安全な再同期が保証できない場合、PLL（Phase-Locked Loop）の個別 出力が再同期クロックとして使用されます。再同期クロック・位相がシ ステム・クロックの正エッジに近いときは、システム・クロックの負エッ ジでクロックされる追加レジスタ・セットが、再同期クロック・ドメイ ンとシステム・クロック・ドメインとの間に挿入されます。
ウィザードのManual TimingタブのReclock resynchronized data to the positive edgeをオンにすることにより、DDRまたはDDR2 SDRAMコ ントローラの出力のリード・データ（local_rdata）をシステム・ク ロック・ドメインの正エッジに再クロックさせることができます。この オプションをオンにしない場合、出力データは再同期クロックによって クロックされ、ユーザが出力データをシステム・クロック・ドメインに 転送しなければなりません。
自動的に選択される再同期クロックを使用するのではなく、ユーザが再 同期クロックを指定する場合は、ウィザードのManual Timingタブで指 定することができます。Manual Timingタブで可能な範囲を超えて、よ り細かく制御するには、ウィザードで作成されたデザイン例を変更して、
再同期クロックを任意のクロック・ソースに接続します。