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[PDF] Top 20 J36 e IJCMA 1987 2 最近の更新履歴 Hideo Fujiwara J36 e IJCMA 1987 2

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J36 e IJCMA 1987 2 最近の更新履歴  Hideo Fujiwara J36 e IJCMA 1987 2

J36 e IJCMA 1987 2 最近の更新履歴 Hideo Fujiwara J36 e IJCMA 1987 2

... It is simple to incorporate m a n y other variations of these designs, For example, it is possible to design PLAs which are testable by a universal test set and use [r] ... 完全なドキュメントを参照

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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

... るため十分条件を示し たが ,この十分条件で故障 検出率を実験的に 評価する.実験には ,ワークステー ションとし て Sun Blade 1000 を用い,テ スト 生成に は TestGen ( Synopsys )を 用いた .対象と す る 回 路 は , DP4 及び ISB-RISC である. DP4 は四つベン チマーク回路 Tseng , 4thIIR , LWF , ... 完全なドキュメントを参照

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J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6

... で行う.表 2 にそれらベンチマー ク回路特性を示す: #PI,#PO,#Reg,#MUX,#OP は それ ぞ れ PI 数 , PO 数 ,レ ジ ス タ 数 ,マル チプ レ クサ数,演算モジ ュール 数を表す.回路面積単位 は gate equivalent で ,論理合成ツール とし て ... 完全なドキュメントを参照

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J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... type3 制御経路,観測経路を用いることによ り, M に 属するすべて組合せ 回路要素を 同時にテ ストできる.このテ スト間,制御経路及び 観測経路 に 現れ る制御信号( テストプ ラン )を固定し ておくこ とができる.つまり,一つテ スト セッション M に 対し て ,一つ 制御パターン を 与えれば ,連続クロッ クでテ スト ... 完全なドキュメントを参照

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J94 j IPSJ 2002 5 最近の更新履歴  Hideo Fujiwara J94 j IPSJ 2002 5

J94 j IPSJ 2002 5 最近の更新履歴 Hideo Fujiwara J94 j IPSJ 2002 5

... レジ スタ転送レ ベルでデ ータフロー依存型回路 階層テスト 容易化設計法 永 井 慎 太 郎 † 大 竹 哲 史 † 藤 原 秀 雄 † 本論文では,コントローラ機能を考慮したデータパス階層テスト 容易化設計法を提案する. デ ー タパス階層テスト 生成法では ,各回路要素に対し てテスト 生成および テストプ ラン 生成を行う.テ ストプ ランとは ... 完全なドキュメントを参照

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J120 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J120 j IEICE 2005 6

J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6

... 入力隣接レジスタにデータ転送を行う命令が別レジ スタ値を必要とするかもしれない.すなわち,ある 命令に先行して別命令を実行する必要がある.提案 手法では,選択した複数命令実行順序に関する依 存関係を半順序関係として抽出し,外部入力から入力 隣接レジスタ値を正当化するために必要なすべて ... 完全なドキュメントを参照

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J121 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J121 j IEICE 2005 6

J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6

... 縮退故障テスト生成アルゴリズムを用いたパス遅延故障に対する テスト生成法 大谷 浩平 † 大竹 哲史 †† 藤原 秀雄 †† A Test Generation Method for Path Delay Faults Using Stuck-at Fault Test Generation Algorithms ... 完全なドキュメントを参照

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J130 j IEICE 2006 8 最近の更新履歴  Hideo Fujiwara J130 j IEICE 2006 8

J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8

... VLSI 大規模化,複雑化に伴い, VLSI テスト はますます困難な問題となっており,テスト費用 削減及びテスト向上が求められている.テスト 費用を示す評価尺度として,テスト生成時間やテスト 実行時間がある.また,テスト質を示す評価尺度と して,故障検出効率がある.故障検出効率は,回路 ... 完全なドキュメントを参照

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C15 1987 ITC 最近の更新履歴  Hideo Fujiwara

C15 1987 ITC 最近の更新履歴 Hideo Fujiwara

... This implies some Problems on test・pattern geneTation and application costs:(1) increasing time required to geneTate Test pattern data,(2) the 容rowing volume of test pattern data, and (3[r] ... 完全なドキュメントを参照

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J87 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J87 j IEICE 2001 1

J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1

... 通常プ ロト コルでは ,プ ロト コル 実行開始時分 散シ ステム大域状況が ,あらかじ め決められた初期 状況であると仮定する.つまり,各プ ロセスは, あらか じ め決められた初期状態から実行を開始する.これに 対し ,自己安定プ ロトコル( self-stabilizing protocol ) は ,プ ロト コル 実行開始時分散シ ステム大域状況 ... 完全なドキュメントを参照

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J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

... にもかかわらず,両者局所時計が 一致し ないならば , P i は partial reset を行い時計調整をやり直す. プ ロセッサ P i は , P i より早く時計調整を始めたす べてプ ロセッサ,すな わ ち配 列 list に おいて P i よ り前にあるすべてプ ロセッサ局所時計に 対し ,合 わせる,一致確認をする,または 無視し たとき,手続 き ... 完全なドキュメントを参照

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J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

... は ,核回路が 組合せ回路となるので 組合せ回路用テ スト 生成アルゴ リズムでテ スト 生成が 可能( 以下,組 † 奈良先端科学技術大学院大学情報科学研究科,生駒市 Graduate School of Information Science, Nara Institute of Science and Technology, Ikoma-shi, 630–0101 Japan †† ... 完全なドキュメントを参照

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J88 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J88 j IEICE 2001 1

J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1

... あらまし 本論文では,レジスタ転送レベルデータパス組込み自己テスト方式( BIST)として,階層テス トに基づく test per clock 方式 BIST を提案する.この手法では,テストパターン生成器,応答解析器をテス ト対象回路外部入力,外部出力のみに付加し,各組合せ回路要素に対して,データパス経路を用いてテスト ... 完全なドキュメントを参照

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J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

... あらまし 本論文では,階層テスト生成が容易なデータパス性質として固定制御可検査性を新しく定義し, それに基づくレジスタ転送レベル回路テスト容易化設計法を提案する.提案手法では,組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため,テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき,実動作速度でテスト( at-speed ... 完全なドキュメントを参照

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J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5

... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照

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J164 e IPSJ 2013 2 最近の更新履歴  Hideo Fujiwara J164 e IPSJ 2013 2

J164 e IPSJ 2013 2 最近の更新履歴 Hideo Fujiwara J164 e IPSJ 2013 2

... Table 3 shows the results obtained by SREEP. The theoretical values obtained by substituting 4 for k for Table 2 coincides with the actual values in Table 3 obtained by SREEP [20]. The characteristic coefficient ... 完全なドキュメントを参照

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J92 e JETTA 2002 2 最近の更新履歴  Hideo Fujiwara J92 e JETTA 2002 2

J92 e JETTA 2002 2 最近の更新履歴 Hideo Fujiwara J92 e JETTA 2002 2

... C where some primary inputs with fanout branches in S are separated into two or more primary inputs ac- cording to some partition of the fanout branches. We call such primary inputs in S separable primary inputs. Any ... 完全なドキュメントを参照

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J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2

... MSS 地理的,あ るいは ,論理的な 無線通信可能 領域を その MSS セル と 呼ぶ .あ る MSS セル 内 に 存在する MH が 別 MSS セルに 移動すると ,移 動元 MSS と MH と無線通信チャネルが 切断 され ,移動先 MSS と MH と間に ... 完全なドキュメントを参照

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J8 e IEEE TC 1974 2 最近の更新履歴  Hideo Fujiwara J8 e IEEE TC 1974 2

J8 e IEEE TC 1974 2 最近の更新履歴 Hideo Fujiwara J8 e IEEE TC 1974 2

... Condition 1: The knowledge of the present state is sufficient to uniquely determine the succeeding output sequence of length k observed at the output function z.. Condition 2: Let lii be[r] ... 完全なドキュメントを参照

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J71 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J71 j IEICE 1999 2

J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2

... 合成後 デ ータパスが 弱可検査となるため十分条件である設計目標抽出手法を提案し ,高位合成主な処理である スケジューリング,バ インデ ィングに 関し て ,設計目標と面積をともに 考慮する発見的手法を 提案する.提案し た手法を繰り返し 適用することで時間制約もとで面積が 小さくかつ弱可検査なデータパスを合成する手法を提 ... 完全なドキュメントを参照

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