[PDF] Top 20 J75 e IEICE 1999 6 最近の更新履歴 Hideo Fujiwara J75 e IEICE 1999 6

... on D out . ✷ In the test of the ASR, we can consider from the assumptions (A1) and (A2) that every function block of the programming circuit except the ASR is correct and there exist some faults in at most one module of ... 完全なドキュメントを参照

... の諸氏に 感謝し ます．本研究は 一部，奈良先端科学技 術大学院大学支援財団教育研究活動支援による． 文 献 [1] A. Balakrishman and S.T. Chakradhar, “Sequential circuits with combinational test generation complex- ity,” IEEE International Conference on VLSI Design, ... 完全なドキュメントを参照

... M j を通る場合を考 える．観測経路が M j の非伝搬入力 x 上を通る場合， M j の伝搬入力 x と出力ポート z 間にスルー機能が ない場合には，任意の値を伝搬できない．ここで， M j の y に定数を与えて x–z 間のスルー機能を実現でき る場合について考える．外部入力から M j ... 完全なドキュメントを参照

... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ... 完全なドキュメントを参照

... SoC の実動作速度での連 続し たテ スト 系列の 印加に 利用可能であ る． c の G J は 無閉路であるので ，条件 1 より， c の各入力端子に 対し て， SoC の外部入力から 一つ以上の単純経路が 存 在する．更に 条件 3 より，各コアは 一つの 形状が 選択 され ， G J ... 完全なドキュメントを参照

... type3 の制御経路，観測経路を用いることによ り， M に 属するすべての組合せ 回路要素を 同時にテ ストできる．このテ ストの間，制御経路及び 観測経路 に 現れ る制御信号（ テストプ ラン ）を固定し ておくこ とができる．つまり，一つのテ スト セッション M に 対し て ，一つの 制御パターン を 与えれば ，連続クロッ クでテ スト ... 完全なドキュメントを参照

... VLSI の大規模化，複雑化に伴い， VLSI のテスト はますます困難な問題となっており，テストの費用の 削減及びテストの質の向上が求められている．テスト 費用を示す評価尺度として，テスト生成時間やテスト 実行時間がある．また，テストの質を示す評価尺度と して，故障検出効率がある．故障検出効率は，回路の ... 完全なドキュメントを参照

... Toshinori HOSOKAWA † , Tomoo INOUE †† , Toshihiro HIRAOKA †∗ , and Hideo FUJIWARA †† あらまし 無閉路順序回路に 対するテスト 系列は ，時間展開モデルを用いて 生成することができる．本論文で は ，時間展開モデルを用いて 生成され るテ スト 系列は（ 1）テスト系列長が一定である， （ 2）各外部入力に対する 未定義値 (X) ... 完全なドキュメントを参照

... 4. Heuristic algorithm We present a heuristic algorithm for the weighted mini- mum clique partitioning problem mentioned in the previous section. This is based on a greedy algorithm [2] to find a minimum number of ... 完全なドキュメントを参照

... antee controllability of a single path. Presence of reconvergent paths in a data path can prevent application of a desired input to a two-input module. In particular, this can happen if the paths for propagating the ... 完全なドキュメントを参照

... In the results of PAULIN, for MULT2 and REG4, our method can improve not only test generation time but also fault coverage. However, for MUX6 and MASK1 and MASK2, test generation time is increased and fault cover- ... 完全なドキュメントを参照

... Abstract: As opposed to scan schemes, a non-scan DFT allows at-speed testing. This paper suggests three techniques on non-scan DFT of sequential circuits. The proposed techniques guarantee 100% fault efficiency by using ... 完全なドキュメントを参照

... もつ ）ような順序回路のクラスを提案する．更に ，一般の順序回路から 最大展開モデルが 存在する無閉路順序回 路に 変更する部分スキャン 設計法について ，スキャン ハード ウェアオーバヘッド を最小にするスキャンレジ スタ 選択問題を 定式化し ，その問題を解くヒューリステ ィ ックアルゴ リズムを提案する．これ により，部分スキャン 設計に おけ るスキャン ハード ウェアオーバヘッド は ，ホールド ... 完全なドキュメントを参照

... Early methods on bottom-up RTL testing relied on the assembly of module tests and were applicable of the simplest systems only [ 15 ]. A more solid basis for the bottom-up paradigm was laid by Ghosh et al. in [ 7 ]. In ... 完全なドキュメントを参照

... 増澤 利光 （ 正員 ） 昭 57 阪大・基礎工・情報卒．昭 62 同大 大学院博士後期課程了．同年同大情報処理 教育セン ター助手．同大基礎工助教授を経 て ，平 6 奈良先端科学技術大学院大学情報 科学研究科助教授，現在に 至る．平 5 コー ネル大客員準教授 （ 文部省在外研究員 ） ．分 散アルゴ リズム，並列アルゴ リズム，テスト 容易化設計，テス ト 容易化高位合成に 関する研究に ... 完全なドキュメントを参照

... 以上で 定義し た演算 / レジ スタ両立グ ラフを用いて ， 最小クリーク分割により最適なバ インデ ィングを求め る．最小クリーク分割を求めるとき，演算器数または レジ スタ数に関し て等価なバ インデ ィングは 複数存在 することが 考えられ る．し かし ，それらは 無閉路化の ための スキャンレジ スタ数について 必ずし も等価であ るとは ... 完全なドキュメントを参照

... 電子情報通信学会論文誌 2001/1 Vol. J84–D–I No. 1 ト対象回路の外部入力，外部出力のみに付加する．そ して，データパス中の各組合せ回路要素（演算器，マ ルチプレクサなど）ごとにテストを行う．つまり，テ ストパターンをテストパターン生成器から各組合せ回 路要素まで伝搬し，応答をその組合せ回路要素から応 答解析器まで伝搬する．このテストパターン，応答の ... 完全なドキュメントを参照

... ，計算能力，通信能力など の点でパフォーマン スが 低いため ，移動端末にかか る負荷が 小さい手法が 望まれ る．分散シ ステムの問題とし て ， 端末の移動や ，トポロジーの変化に 伴うオーバヘッド を考慮し なければ ならない．更に ，無線チャネル の帯域幅 の空間再利用の観点など から ，クラスタ構成をすることによって ... 完全なドキュメントを参照

... change j = false が 成立し ，根 r が RESET を行い reset r = true と する． reset r = true が 成立し てから ，根 r を 除くす べてのプ ロセ スが RESET を行うまでに h ラウンド 要する ．このとき {in i | i ∈ V } = {w i | i ∈ V } が 成 立．ここから更に ，上と同様にヒープ 順序が 構成され ， ... 完全なドキュメントを参照

... and 6 denote the system-level cost and the corresponding test time for the proposed method when the value in Column 3 is used as the system-level cost ...only 6 to 7% test time ... 完全なドキュメントを参照