[PDF] Top 20 J111 e IEICE 2004 3 最近の更新履歴 Hideo Fujiwara J111 e IEICE 2004 3
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J111 e IEICE 2004 3 最近の更新履歴 Hideo Fujiwara J111 e IEICE 2004 3
... In an SoC design, a great portion of it is filled with reused IPs. Then, actual test cost information obtained from a past design can be used in a reused portion. Moreover, if possible, an estimation of the test cost ... 完全なドキュメントを参照
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J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6
... 入力隣接レジスタにデータ転送を行う命令が別のレジ スタの値を必要とするかもしれない.すなわち,ある 命令に先行して別の命令を実行する必要がある.提案 手法では,選択した複数の命令の実行順序に関する依 存関係を半順序関係として抽出し,外部入力から入力 隣接レジスタの値を正当化するために必要なすべての ... 完全なドキュメントを参照
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J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6
... NOT ゲートの出力にはファンアウトがないという回 図 1 ノンロバストテスト可能なパス遅延故障 Fig. 1 A non-robust testable path delay fault. 図 2 パスリーフ化変換(ステップ 1) Fig. 2 The first step of the path-leaf transformation. ... 完全なドキュメントを参照
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J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9
... るための十分条件を示し たが ,この十分条件での故障 検出率を実験的に 評価する.実験には ,ワークステー ションとし て Sun Blade 1000 を用い,テ スト 生成に は TestGen ( Synopsys )を 用いた .対象と す る 回 路 は , DP4 及び ISB-RISC である. DP4 は四つのベン チマーク回路 Tseng , 4thIIR , LWF , ... 完全なドキュメントを参照
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J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7
... .コント ローラ は 有限状態機械,デ ータパスは回路要素と回路要素を 接続する信号線で 記述され る.回路要素は , PI , PO , ラッチ,レジ スタ,マルチプレ クサ,演算モジ ュール , 観測モジ ュールに 分類され る.この うち,マルチプレ クサ,演算モジ ュール ,観測モジ ュールを組合せ回路 要素と呼ぶ.各回路要素は 端子をもち,それぞれデ ー タ端子,制御端子,観測端子に 分類され る.デ ータ端 子には ... 完全なドキュメントを参照
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J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8
... VLSI の大規模化,複雑化に伴い, VLSI のテスト はますます困難な問題となっており,テストの費用の 削減及びテストの質の向上が求められている.テスト 費用を示す評価尺度として,テスト生成時間やテスト 実行時間がある.また,テストの質を示す評価尺度と して,故障検出効率がある.故障検出効率は,回路の ... 完全なドキュメントを参照
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C107 2004 5 ETS 最近の更新履歴 Hideo Fujiwara
... As a result of the sharing, the pin overhead decreases to 2. It is also reduced to 1 if Steps 3 and 4 are skipped. We mention here some differences among the three methods. Since the scan-shift operation is needed ... 完全なドキュメントを参照
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C113 2004 11 ATS 最近の更新履歴 Hideo Fujiwara
... This paper is organized as follows. Section 2 introduces some basic concepts, such as the data path digraph, and outlines the problems to be solved. Section 3 addresses the power constraints for problem 1, and ... 完全なドキュメントを参照
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C108 2004 5 ETS 最近の更新履歴 Hideo Fujiwara
... Figure 2. Proposed scan tree architecture Figure 2 describes the proposed scan tree architecture. The switch functionality from ST mode to SS mode is carried out by a pattern recognition module, multiplexers and a ... 完全なドキュメントを参照
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S11 IEEE D&T 2004 7 最近の更新履歴 Hideo Fujiwara S11 IEEE D&T 2004 7
... Das (Jadavpur University, India), Hideo Fujiwara (Nara Institute of Science and Technology, Japan), Yungang Li (Beijing Huahong IC Design, China), Yinghua Min (Institute of Computing Tec[r] ... 完全なドキュメントを参照
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J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6
... A BIST Based on Concurrent Single-Control Testability of RTL Data Paths Ken-ichi YAMAGUCHI † , Hiroki WADA †† , Toshimitsu MASUZAWA ††† , and Hideo FUJIWARA † あらまし レジ スタ転送レ ベルデ ータパスの組込み自己テ スト 法とし て ,単一制御可検査性に 基づ ... 完全なドキュメントを参照
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J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1
... 値がど のプ ロセ スの 入 力 変数 val の 値と も 一致し な いことや ,あるプ ロセ スの入力変数の値がど のプ ロセ スの作業変数の値とも一致し ない可能性がある.そこ で 本プ ロト コルでは ,作業用変数の値を並べ換え るこ とにより,ヒープ 順序を実現し た後,ネット ワーク全 体に ... 完全なドキュメントを参照
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J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2
... と定義する. クラスタヘッド に 選択されたノード は ,クラスタ内 及び クラスタ間の 接続関係等の情報の 維持管理といっ た負荷を伴う.また,アプ リケーションレベルでは,ク ラスタヘッド 間の論理リン クからなるクラスタヘッド アーキテクチャを考え る.し たが って ,クラスタ数が 少ないと クラスタヘッド アーキテクチャのネット ワー クサイズが ... 完全なドキュメントを参照
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J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1
... 4. 2. 1 制御経路の決定と DFT 要素付加 各組合せ回路要素に対し,最小の付加ハードウェア で実現できる制御経路( 2 入力組合せ回路要素の場合 は,互いに共通部分をもたない二つの制御経路)を決 定し, DFT 要素(マルチプレクサ,スルー機能)を付 加する.制御経路を求める組合せ回路要素は,一つず つ処理していくが,先の処理で付加した DFT 要素は ... 完全なドキュメントを参照
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J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9
... 井上 智生 ( 正員 ) 昭 63 明大・工・電子通信卒.平 2 同大 大学院博士前期課程了.同年松下電器産業 ( 株 )入 社.明治大大学院博士後期課程を 経て,平 5 奈良先端大情報科学研究科助手. 平 11 より広島市立大学情報科学部助教授. 松下電気電器産業( 株 )に おいて マイクロ プ ロセッサの研究開発に 従事.明治大,奈良先端大,広島市大 に おいて ,テスト 生成,並列処理,テスト 容易化設計に 関する ... 完全なドキュメントを参照
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J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2
... SoC の連続可検査性とは ,各コア( 各信号線 )に 対し て ,他のコアの形状を選択することにより,連続透明 経路及び 信号線を用いて 連続テストアクセ スできる性 質をい う.図 2 では ,時刻 t からの連続し た時刻にコ ア 3 の 各入力端子へテ スト 系列を 印加し ,時刻 t + 1 から 連続し た時刻に 出力され ... 完全なドキュメントを参照
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J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5
... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照
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J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5
... M j を通る場合を考 える.観測経路が M j の非伝搬入力 x 上を通る場合, M j の伝搬入力 x と出力ポート z 間にスルー機能が ない場合には,任意の値を伝搬できない.ここで, M j の y に定数を与えて x–z 間のスルー機能を実現でき る場合について考える.外部入力から M j ... 完全なドキュメントを参照
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C112 2004 11 WRTLT 最近の更新履歴 Hideo Fujiwara
... NO Figure 3: Outline of the method. results of these pre-processes are used when selecting instructions for templates or setting a target fault cov- erage at later steps. Then we repeatedly generate tem- plates as ... 完全なドキュメントを参照
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J140 e IEICE 2008 3 最近の更新履歴 Hideo Fujiwara J140 e IEICE 2008 3
... The use of SoC design methodology introduces sev- eral new problems and challenges in testing [2]. First, the cores that are embedded deep inside the silicon chip require a Test Access Mechanisms (TAM) for test data ... 完全なドキュメントを参照
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