トップPDF J111 e IEICE 2004 3 最近の更新履歴 Hideo Fujiwara J111 e IEICE 2004 3

In an SoC design, a great portion of it is filled with reused IPs. Then, actual test cost information obtained from a past design can be used in a reused portion. Moreover, if possible, an estimation of the test cost information for a new design can be made based on the test cost information of the past design. For example, when there is an actual result value of the scan design of a certain core, it is possible to make an estimation of the test cost information in which the number of the scan chain was changed. If high accuracy is needed, it is necessary to carry out logic synthesis accord- ing to product specification, and to actually perform some scan design. However, if accuracy is not needed, some vari- ations will be created only reflecting the change of the scan chain length when changing the number of scan chains by assuming that the area size, the number of test patterns and the number of flip-flops do not change. In this case, test application time, TAM width, and test data size are easily calculated. It is difficult to estimate the value of power con- sumption with high accuracy. However, there are conven- tional tools, which are able to estimate power consumption for an RTL description, and it is easy to perform relative comparison among two or more DFT(s). On the other hand, newly designed cores that have no past design information need to create the test cost information by actually apply- ing DFT using RTL (a). However, accumulating the actual result value in the test cost information database (e) reduces the cost required to estimate test cost information, and it leads to an increase in accuracy.

入力隣接レジスタにデータ転送を行う命令が別のレジ スタの値を必要とするかもしれない．すなわち，ある 命令に先行して別の命令を実行する必要がある．提案 手法では，選択した複数の命令の実行順序に関する依 存関係を半順序関係として抽出し，外部入力から入力 隣接レジスタの値を正当化するために必要なすべての 命令の選択後に，トポロジカルソートによって半順序 関係を全順序関係に変換することで命令列を生成する． 最後に，出力隣接レジスタに取り込まれた値を外部出 力まで伝搬する命令列を選択する．

NOT ゲートの出力にはファンアウトがないという回 図 1 ノンロバストテスト可能なパス遅延故障 Fig. 1 A non-robust testable path delay fault. 図 2 パスリーフ化変換（ステップ 1） Fig. 2 The first step of the path-leaf transformation.

るための十分条件を示し たが ，この十分条件での故障 検出率を実験的に 評価する．実験には ，ワークステー ションとし て Sun Blade 1000 を用い，テ スト 生成に は TestGen （ Synopsys ）を 用いた ．対象と す る 回 路 は ， DP4 及び ISB-RISC である． DP4 は四つのベン チマーク回路 Tseng ， 4thIIR ， LWF ， JWF を図 6 の ように 接続し た回路を， ISB-RISC は RISC のデ ータ パス部を ，それぞれ 核回路が 内部切換平衡構造となる

．コント ローラ は 有限状態機械，デ ータパスは回路要素と回路要素を 接続する信号線で 記述され る．回路要素は ， PI ， PO ， ラッチ，レジ スタ，マルチプレ クサ，演算モジ ュール ， 観測モジ ュールに 分類され る．この うち，マルチプレ クサ，演算モジ ュール ，観測モジ ュールを組合せ回路 要素と呼ぶ．各回路要素は 端子をもち，それぞれデ ー タ端子，制御端子，観測端子に 分類され る．デ ータ端 子には ，回路要素にデ ータを 入力する入力端子と回路 要素からデ ータを 出力する出力端子がある．制御端子 は ，コント ロー ラか ら 制 御 信 号を 入 力す る 端 子で あ る．観測端子は ，コント ローラへ ステータス信号を出 力する端子である．信号線は ，デ ータ信号線，制御信 号線，ステータス信号線に 分類され る．デ ータ信号線 は ，二つの回路要素のデ ータ端子を接続する．制御信 号線は ，コント ローラと 制御端子を接続する．ステー タ ス信号線は ，観測端子とコント ローラを 接続する ．

キーワード テスト容易化設計，データパス，強可検査，部分強可検査，完全故障検出効率 1. ま え が き VLSI の大規模化，複雑化に伴い， VLSI のテスト はますます困難な問題となっており，テストの費用の 削減及びテストの質の向上が求められている．テスト 費用を示す評価尺度として，テスト生成時間やテスト 実行時間がある．また，テストの質を示す評価尺度と して，故障検出効率がある．故障検出効率は，回路の テスト生成の対象となる全故障数に対する，テスト生 成アルゴリズムによって生成されたテスト系列が検出 可能な故障とテスト生成アルゴリズムが冗長と判定し た故障数の和の割合のことをいう．特に，故障検出効

As a result of the sharing, the pin overhead decreases to 2. It is also reduced to 1 if Steps 3 and 4 are skipped. We mention here some differences among the three methods. Since the scan-shift operation is needed in the scan-based methods, at-speed test cannot be performed, i.e., a slow clock is used except in activating delay faults. How- ever, our method can always apply tests at a rated clock speed. In this environment, the IR-drop will be suppressed. Moreover, our method can be performed flexibly accord- ing to a trade-off between hardware overhead and test gen- eration time. The trade-off is determined by the number of constraints used in Step 1 of the proposed method and by the limited processing time per fault in Step 2. In the scan-based methods, all the FFs in a circuit are modified independently of the circuit function. Consequently, most untestable delay faults in F S l ° F C (Figure 7) are made de-

This paper is organized as follows. Section 2 introduces some basic concepts, such as the data path digraph, and outlines the problems to be solved. Section 3 addresses the power constraints for problem 1, and shows algorithms for performing the test and still meeting the given constraints. Section 4 addresses the same issues for problem 2. Section 5 reports on some experimental results using our proposed schemes. Section 6 concludes with a brief summary.

Figure 2. Proposed scan tree architecture Figure 2 describes the proposed scan tree architecture. The switch functionality from ST mode to SS mode is carried out by a pattern recognition module, multiplexers and a flip-flop driven by the scan enable signal (in grey color in figure 2). The activation occurs when the last test pattern of the scan tree mode has been applied. This extra DfT logic has a low impact on the area overhead. A MISR is used for the response compression. Figure 3 presents the two configurations of the architecture: in 3.a the ST mode and in 3.b the SS mode. In both cases, there is only one scan input and one scan output and a single test control input.

Das (Jadavpur University, India), Hideo Fujiwara (Nara Institute of Science and Technology, Japan), Yungang Li (Beijing Huahong IC Design, China), Yinghua Min (Institute of Computing Tec[r]

A BIST Based on Concurrent Single-Control Testability of RTL Data Paths Ken-ichi YAMAGUCHI † , Hiroki WADA †† , Toshimitsu MASUZAWA ††† , and Hideo FUJIWARA † あらまし レジ スタ転送レ ベルデ ータパスの組込み自己テ スト 法とし て ，単一制御可検査性に 基づ く方法が 提 案され ている [2]．この手法では，小さいハード ウェアオーバヘッド で 100%近い故障検出率が得られるが，組合 せ回路要素を一つず つテ スト するためテ スト 実行時間が 大きい．そこで本論文では ，複数の組合せ回路要素を同 時にテ スト（ 並行テ スト ）できるように ，単一制御可検査性を拡張し た単一制御並行可検査性を提案し ，この可 検査性に 基づ く組込み自己テスト 方式を提案する．ベンチマーク回路を用いた 実験の結果により，提案手法は 単 一制御可検査性に 基づ く手法に 比べて ，ハード ウェアオーバヘッド がほとんど 増加することなく，テ スト 実行時 間を縮小できることを示す．

col i := col Pi ; 図 2 プロトコル HPP （プロセス i） Fig. 2 Protocol HPP for process i. ず，各プ ロセ ス i は その ための 作業用 変数 w i , r i を もっている．自己安定プ ロトコルでは ，初期状況に 仮 定をおかないため ，初期状況において ，作業用変数の 値がど のプ ロセ スの 入 力 変数 val の 値と も 一致し な いことや ，あるプ ロセ スの入力変数の値がど のプ ロセ スの作業変数の値とも一致し ない可能性がある．そこ で 本プ ロト コルでは ，作業用変数の値を並べ換え るこ とにより，ヒープ 順序を実現し た後，ネット ワーク全 体に リセット をかけ，各プ ロセス i の入力変数 in i の 値を作業用変数にコピ ーし ，再び 作業用変数に対し て ヒープ 順序の構成を繰り返す．ヒープ 順序付き木が 構 成され ると ，各プ ロセ ス i は 作業用変数の値を出力変 数 out i にコピ ーする．リセット，ヒープ 順序付き木構 成は 繰り返し 実行され るが ，入力変数の値は 変化し な いので ， 2 回目以降では 同じ ヒープ 順序付き木が 構成 され る．し たが って ，各プ ロセ ス i は out i に 同じ 値 を書き込むことになり， out i の値は 変化し なくなる．

と定義する． クラスタヘッド に 選択されたノード は ，クラスタ内 及び クラスタ間の 接続関係等の情報の 維持管理といっ た負荷を伴う．また，アプ リケーションレベルでは，ク ラスタヘッド 間の論理リン クからなるクラスタヘッド アーキテクチャを考え る．し たが って ，クラスタ数が 少ないと クラスタヘッド アーキテクチャのネット ワー クサイズが 小さくなるため ，ネット ワーク全体へ流れ

4. 2. 1 制御経路の決定と DFT 要素付加 各組合せ回路要素に対し，最小の付加ハードウェア で実現できる制御経路（ 2 入力組合せ回路要素の場合 は，互いに共通部分をもたない二つの制御経路）を決 定し， DFT 要素（マルチプレクサ，スルー機能）を付 加する．制御経路を求める組合せ回路要素は，一つず つ処理していくが，先の処理で付加した DFT 要素は 後の処理でも利用できるので，組合せ回路要素を処理 する順序によって，全体のハードウェアオーバヘッド は異なる．全体のハードウェアオーバヘッドを低く抑 えるには，なるべく必要性の高い DFT 要素から付加 していくことが望ましい．そこで，前処理として，必 ず付加が必要な DFT 要素を付加する．次に，外部入 力に近い組合せ回路要素から順に制御経路を決定する． これは，外部入力に近い組合せ回路要素ほど，制御経 路の選択肢が少なく，そこで付加する DFT 要素は必 要性が高いと考えられるからである．また，外部入力

井上 智生 （ 正員 ） 昭 63 明大・工・電子通信卒．平 2 同大 大学院博士前期課程了．同年松下電器産業 （ 株 ）入 社．明治大大学院博士後期課程を 経て，平 5 奈良先端大情報科学研究科助手． 平 11 より広島市立大学情報科学部助教授． 松下電気電器産業（ 株 ）に おいて マイクロ プ ロセッサの研究開発に 従事．明治大，奈良先端大，広島市大 に おいて ，テスト 生成，並列処理，テスト 容易化設計に 関する 研究に 従事．博士（ 工学 ） ．IEEE，情報処理学会各会員．

SoC の連続可検査性とは ，各コア（ 各信号線 ）に 対し て ，他のコアの形状を選択することにより，連続透明 経路及び 信号線を用いて 連続テストアクセ スできる性 質をい う．図 2 では ，時刻 t からの連続し た時刻にコ ア 3 の 各入力端子へテ スト 系列を 印加し ，時刻 t + 1 から 連続し た時刻に 出力され る応答系列を観測するコ ア 3 への連続テストアクセスを示し ている．テ ストコ ント ローラからの制御信号により，コア 1 ，コア 2 ，コ ア 4 の 灰色の 端子の 連続透明経路が 実現され て い る． コア 3 のテ スト に 必要なテ スト 系列を SoC の 外部入 力に 時刻 t − l と時刻 t − k からの連続し た 時刻に そ れぞれ 入力し ， SoC の外部出力で 時刻 t + 1 + m から の連続し た時刻に 出力され る応答系列を観測すること で コア 3 の 連続テ スト ア クセ スが 実現され る ．以下 ，

昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r]

ステップ 2 で生成した組合せ回路要素 M に対する 観測経路が 2 入力演算モジュール M j を通る場合を考 える．観測経路が M j の非伝搬入力 x 上を通る場合， M j の伝搬入力 x と出力ポート z 間にスルー機能が ない場合には，任意の値を伝搬できない．ここで， M j の y に定数を与えて x–z 間のスルー機能を実現でき る場合について考える．外部入力から M j の y へ定 数を印加 できれば， M j の x–z 間のス ルー機能を 新 たに付加する必要はないので，スルー機能実現のため

NO Figure 3: Outline of the method. results of these pre-processes are used when selecting instructions for templates or setting a target fault cov- erage at later steps. Then we repeatedly generate tem- plates as follows. We first generate a template of a test program for a sequential module under test, and extract an input temporal spatial constraint from the template. We apply sequential ATPG to the module with the ex- tracted constraint and obtain test sequence. Finally, we obtain values of operands from the test sequence. We repeat this process until achieving acceptable fault cov- erage or trying all the generated templates.

The use of SoC design methodology introduces sev- eral new problems and challenges in testing [2]. First, the cores that are embedded deep inside the silicon chip require a Test Access Mechanisms (TAM) for test data transporta- tion. Several TAM architectures have been proposed such as TestRail [3], Virtual TAM [4], and TAMs based on trans- parency [5]. Second, the SoC’s core-based design requires a mechanism to isolate the cores during test. This is achieved by the use of core wrappers [1], [3]. Third, the cores can either be tested sequentially at the cost of longer test appli-