AMD Athlon™ 64×2 デュアル・コアプロセッサ
富士通SPARC64 VII プロセッサ
... ブ ラ ンチ ヒ ス ト リ パ リ テ ィ 分岐予測失敗か ら の回復 SECDED ： Single Error Correction Double Error Detection L1 キ ャ ッ シ ュ、 L2 キ ャ ッ シ ュ、 TLB はウ ェ イ 単位での縮退が可能です。 エ ラ ーの発生回数を機能単位ご と にカ ウ ン ト し 、 単位時間あた り のエ ラ ー回数が上限値を越え る と 縮退し て、 ...
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I2Cコントローラ、ハード・プロセッサ・システム（HPS）のテクニカル・リファレンス・マニュアル（TRM）
... I 2 C コントローラがスレーブ・トランスミッタとして動作しているときにのみ、この モードが発生します。リモート・マスタがスレーブ・トランスミッタによって送信 されたデータを認識しており、スレーブの TX FIFO 内にデータが存在しない場合、I 2 C コントローラは、リード・リクエストの割り込み（RD_REQ）を発生してデータがリ モート・マスタに送信される前に TX FIFO ...
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インテル(R) Itanium(R) 2 プロセッサ・リファレンス・マニュアル：ソフトウェアの開発と最適化
... Itanium 2 プロセッサでは、間接分岐には常にペナルティが発生する。正しく予測された間接分岐 では、2 サイクルのフロントエンド・バブルが発生する。分岐有無予測またはアドレス予測が誤っ ている場合は、6 サイクル以上のパイプライン・ストールが発生する。アドレス予測は、フロント エンドが認識する、分岐が参照する分岐レジスタの内容に基づいて行われる。フロントエンドは ...
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ハイエンドプロセッサ内蔵SRAM技術
... ハイエンドプロセッサ内蔵SRAM技術 ま え が き 富士通は，社会基盤を支えるサーバ商品に搭載す るプロセッサを国内では唯一独自開発している。 サーバプロセッサは高性能，高密度，低消費電力が 求められており，その動作周波数限界を律速するの は1次キャッシュ用SRAMであり，処理のボトル ネックとなる外部メモリのアクセス頻度を決めるの ...
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USB 2.0 OTGコントローラ、ハード・プロセッサ・システム（HPS）のテクニカル・リファレンス・マニュアル（TRM）
... で最低 2 サイクルの間でアクティブである ことを確認する必要があります。最大のアサーション時間はありません。 ハードウェアのリセット USB OTG コントローラのそれぞれがリセット・マネージャからの 1 つのリセット入 力を備えています。リセット信号がコールドまたはウォームのリセット・イベント 中にアサートされます。リセット・マネージャは、ソフトウェアがリセットをリ ...
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AM571x Sitaraプロセッサシリコン・リビジョン2.0 datasheet (Rev. G)
... Neon™拡張機能を持つシングルコアのArm Cortex-A15 RISC CPUと、TI C66x VLIW浮動小数点DSPコアによ り、プログラムが可能です。Armプロセッサにより、開発者は制御機能と、DSPおよびコプロセッサ上でプログラムさ れるビジョン・アルゴリズムとを分離して、システム・ソフトウェアの複雑性を低減できます。 さらに、TIはArmおよびC66x ...
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言語プロセッサ2005
... 1. コンピュータの階層化モデルを説明せよ。 2. 命令(command)と指令(instruction)の使い 分けは？ 3. 言語プロセッサにはどんなものがあるか？ 4. コンパイル処理の処理工程（処理手順）はど ...
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ルート プロセッサ
... サブシステム 2 つの PCMCIA フラッシュ スロットが、それぞれ 1 ギガビット のフ ラッシュ サブシステム ストレージをサポートします。PCMCIA フ ラッシュ サブシステムの １ つは外部からのアクセスと取り外しが 可能で、 PCMCIA フラッシュカードをプラグインすることにより、イ メージおよびコンフィギュレーションを転送できます。もう 1 つの PCMCIA フラッシュ サブシステムは、RP ...
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ルート プロセッサ
... を実行し、 MSC（モジュラ サービス カード）にフォワーディング テーブルを配信します。ルー ティング システムには 2 つの RP カードが搭載されていますが、一度にアクティブになるのは 1 つ の RP だけです。他方の RP はスタンバイ モードで動作し、プライマリ RP の障害時に制御を引き 継ぎます。 ...
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プロセッサ・アーキテクチャ
... II プロセッサは、シーケンシャル命令をプリフェッチして分岐予測 を実行し、命令パイプラインを可能な限りアクティブに保持します。 命令マスタ・ポートは、常に 32 ビットのデータを取得します。 命令マス タ・ポートは、システム・インタコネクト・ファブリックに含まれるダ イナミック・バス・サイジング・ロジックに依存します。 ダイナミック・ バス・サイジングによって、ターゲット・メモリの幅に関係なく、すべ ...
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FINISH VAIO Z VAIO50FINISH VJZ13B1/VJZ VAIO 50 Windows 10 2 VAIO 64,version Professional 64 64,version Professional 64 versio
... ：プロセッサーの処理能力は、使用状況により変化します。＊ 2 ：実際に OS が使用可能な領域は一部制限されます。 32 ビット OS が使用可能な領域は最大約 3GB になります。＊ 3 ： 1GB を 10 億バイトで、 1TB を 1 兆バイトで計算した場合の数値です。 Windows のシステムでは、 1GB を 1,073,741,824 バイトで、 1TB を 1,099,511,627,776 ...
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x64 Microsoft Windows x64 版SAS 9.2 Foundation システム必要条件
... Web ブラウザ SAS 9.2 Foundationは、Webベースの情報を表示する際、リモートブラウジング（ Remote Browsing）という新しいシステムを使用します。SAS 9.2 Foundationは、ワークステーション上で 実行されているブラウザに情報を表示するのではなく、デスクトップコンピュータにURLを送り、 ...
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アプリケーションプロセッサを用いた画像ソリューションの構築
... このことは，40 nmプロセステクノロジー以降顧 客の負担（開発コスト，ソフトウェア開発増）に 対して新たなソリューションを提供することによる 新たなビジネスチャンスがあることを示している。 このような背景の中，アプリケーションプロセッ サを開発している各半導体メーカは，スマートフォ ンやタブレット市場をターゲットにしていること はもちろんのこと，車載やデジタル家電市場にも 参入する意思を示している。この一方で顧客であ ...
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「FPGAを用いたプロセッサ検証システムの製作」
... が一般的になり、 プロセッサは現在ほぼ全てのディジタルシステムで用いられている。今後のマルチプロセッサコア による並列処理やユビキタス時代におけるシステム設計の研究のため、プロセッサの構造と動作に ついて理解を深め、ハードウェア設計の基礎を習得する。また、それによって様々なハードウェア ...
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デュアルショック2制御基板 製作・プログラム解説マニュアル(R8C/38A版)
... /****************************************************************************/ 2 : /* 対象マイコン R8C/38A */ 3 : /* ﾌｧｲﾙ内容 モータドライブ基板TypeS Ver.4＋デュアルショック2 */ 4 : /* を使った制御プログラム */ 5 : /* バージョン ...
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ＴＩのSitaraプロセッサ上のEtherNet/IP
... EtherNet/IP™ on TI’s Sitara™ processors February 2015 8 Texas Instruments EtherNet/IP アプリケーションの実装方法として一般的な 3 つ目のアーキテクチャでは、 EtherNet/ IP ノードを、内蔵 CPU を備えたデバイスのペリフェラルの 1 つにします。このアーキテクチャを 図 8 に示します。プロセッサは、 FPGA ...
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LTC デュアル、2フェーズ、RSENSE™、低入力電圧、同期整流式コントローラ
... ショットキー・ダイオードの選択（オプション） 図16のショットキー・ダイオードD1とD2は、パワーMOSFET の導通期間の間隙に生じるデッドタイムに電流を流します。こ れによってボトムMOSFETのボディー・ダイオードがオンして デッドタイム中に電荷が蓄積するのを防ぎます（このような電 荷蓄積は効率を1%ほど低下させる可能性があります）。1A のショットキー・ダイオードは比較的小さい平均電流を流すの ...
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LTC 出力トラッキング付き、デュアル2 フェーズ、No RSENSE ™、DC/DC コントローラ
... 2 フェーズ動作 なぜ2フェーズ動作が必要なのでしょうか。最近まで、固定 周波数デュアル・スイッチング・レギュレータは、両方のコント ローラが同位相で動作していました（つまり1フェーズ動作）。 これは、両方のトップサイドMOSFET（Pチャネル）が同時に オンするので、シングル・レギュレータに比べて最大2倍の振 幅の電流パルスが入力コンデンサから流れることを意味しま ...
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倍精度マルチコアプロセッサ及び SSD ストレージによる 計算機合成ホログラムの高速化の研究 2015 年 1 月 杉山充
... 推定値（秒）＝ 画素数 （N）× 物体点数 （M）× 演算数（30）/ 理論性能値 （N）= 画素数 1,920 × 1,080, （M）= 物体点数 1,048,576 それぞれの計算効率は, GRAPE-DR ボードが 23.4%・SR16000 は 20.0%・CPU は 55% となる. この実行性能については, 並列度が大きくなると実行性能は理論性能値より落ち る傾向があることや開発環境の違いも, 一つの要因と考えられる. ...
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情報処理学会研究報告 IPSJ SIG Technical Report Vol.2010-ARC-187 No.3 Vol.2010-EMB-15 No /1/28 マルチコアプロセッサのコアごとのアクセス局所性を利用した共有キャッシュの消費電力削減 1 1 L2 キャッシュに共有キャ
... データの要求が来たとき , 各ラインの LAC を見比べそのコアが前回アクセスしたラインの タグ比較のみを先に行う . ヒットした場合は該当ラインのデータ読み出しを行い , ミスした 場合は残りのタグに対して比較を行う . 図 1 に動作例を示す . 図はコア数 4, 連想度 8 のキャッシュを示している . 図の例では core1 から L2 キャッシュにアクセスがあったため , まず LAC ...
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