ディジタルシステム設計

(1)

ディジタルシステム設計と講義進度

ここで学ぶことは１．Z80マイクロプロセッサの構成（２週） Z80の内部構成信号の流れ２．Z80の命令（３週）転送演算入出力ビット操作その他３．Z80マイクロコンピュータの構成（１週）

バスライン ROM RAM I/O素子

４．マイクロコンピュータの周辺装置の知識（２週） 8255 8251 Z80PIO Z80CTC Z80SIO ５．マイクロコンピュータシステム設計上の知識（２週） R C L Tr OPアンプ TTLの動作インターフェース技術動作を安定にさせる技術実装技術６．開発環境と開発事例（３週）ワンボードマイコン，計測制御システム，マイクロマウスロボット，サッカーロボットなどの設計事例

(2)

マイクロコンピュータを理解する技術

１デジタル回路２アナログ回路３制御回路４．プログラミング技術５．実装技術６．センサー技術７．マイクロコンピュータのハード回路とプログラム命令

(3)

主なマイクロコンピュータの誕生と進化

１９７１年４００４１９７３年８０８０１９７２年８００８１９７５年 Z８０１９７５年８０８５１９７４年６８００１９７８年８０８６１９７８年 Z８０００１９７８年 MC６８０００１９７７ MC１４５００B １９７２年３０００モトローラザイログインテルモトローラインテル１ビット４ビット８ビット１６ビットインテルモトローラザイログビット・スライス

(4)

最近の代表的なマイクロプロセッサ

・

・ Z80マイコングループ

ザイログZ80 東芝TMPZ84015BF

川崎KL5C8012 日立64180

・ H8マイコングループ

日立H8シリーズ

・ PICマイコングループ

(5)

Z80マイクロプロセッサのアーキテク

チャ

B C D E H L IX IY SP PC C E L IR バッファ ALU A F A' バッファ内部バスデータバスアドレスバスコントロールバスメモリ＆入出力ポートレジスタ指定デコーダフラグ

(6)

Z80のレジスタ構成

（は裏レジスタ） A A’ アキュームレータ演算の中心となる． F F’ フラグレジスタアキュームレータの状態を記録 B C D E H L B C D E H L 汎用レジスタ IX IY インデックスレジスタ SP スタックポインタ CALL文実行後の戻り先番地や汎用レジスタの一時待避先番地を指す． PC プログラムカウンタ I 割り込み番地指定レジスタ（上位８ビット）割り込み要求入出力デバイスが下位８ビットを発生する． R リフレッシュレジスタ

(7)

Z80の端子

A1 5 A1 4 A1 3 A1 2 A1 1 A1 0 A9 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 A8 WR _RD _M1 MR E Q IO R Q RF S H HAL T WA IT IN T NM I RES E T BU S R Q BU S A K φ ＋５ V GND アドレスバスデータバスシステム制御 CPU制御 CPUバス制御 Z80 CPU 負論理動作正論理動作

(8)

Z80CPUの端子の機能（１）

アドレスA0-A15 ；アドレスバストライステート，アクティブ H メモリ内のデータや入出力デバイスのデータの送受のためのアドレス指定を行う．データD7-D0 ；データバストライステート，アクティブ H ８ビットの双方向性データバス． M1 ；マシンサイクル出力アクティブ L 現在のマシンサイクルが命令実行中のOPコードフェッチサイクルであるときに出力．２バイトのOPコード実行中にはOPコードフェッチサイクル毎に出力． MERQ ；メモリ要求トライステート出力アクティブ L メモリ読み出し，メモリ書き込みの実効アドレスがアドレスバスに乗っているときに出される． IORQ ；入出力要求トライステート出力アクティブ L 入出力の読み出し書き込みのための実効入出力アドレスがアドレスバスの下位８ビット上に乗っているときに出される．

(9)

Z80CPUの端子の機能（２）

RD ；メモリ読み出しトライステート出力アクティブ L CPUがメモリ，あるいは入出力デバイスからデータを受け入れる期間に出力． WR ；メモリ書き込みトライステート出力アクティブ L CPUデータバスに指定したメモリあるいは入出力デバイスにストアするべきデータが乗っているときに出される． RFSH ；レフレッシュ出力アクテイブ L ダイナミックメモリのためのリフレッシュアドレスがアドレスバスに乗っているときに出される． HALT ；ホールド出力アクティブ L CPUがHALT命令を実行し，ノンマスカブルあるいはノンマスカブルな割り込み待ちとなったとき出される．ホールド時は NOPを実行することによりリフレッシュ信号を出し続ける．

(10)

Z80CPUの端子の機能（３）

WAIT ；ウエイト入力アクティブ L この信号を用いて，メモリあるいは入出力デバイスがデータの送出の準備が出来ていない旨をZ80CPUに知らせる．この信号がアクティブである限りCPUはウェイト状態を続ける． INT ；割り込み要求入力アクティブ L 割り込み要求信号は入出力デバイスから発せられる．ソフト的（プログラム）に割り込み許可フラグ（１FF)がセットしてあり， BUSRQ信号がノンアクティブならば割り込み要求は実行中の命令が終わり次第受け付けられる． NMI ；ノンマスカブル割り込み入力下がりエッジ検知 INTより高位の優先順位を持っていて現在実行中の命令の最後のTサイクルの立ち上がりまでに入力しているとその命令完了後に受け付けられる．割り込みの許可フラグに関係ない．NMI入力でCPUは自動的に００６６H番地からスタートする．

(11)

Z80CPUの端子の機能（４）

RESET ；入力アクティブ L RESET入力によりプログラムカウンタはゼロとなりCPUは初期化される．このとき次の状態になる．１）割り込み許可フラグがリセットされる．２）レジスタI＝００H ３）レジスタR＝００H ４）割り込みはモード０にセットされる． BUSRQ ；バス要求入力アクテイブ L バス要求信号によりCPUのアドレスバス，データバス，及びトライステート出力の制御線は他のデバイスが使用できるように高インピーダンスとなる． BUSAK ；バスアクノレッジ出力アクテイブ L CPUのアドレスバスデータバス及びトライステート制御バスが高インピーダンスとなり外部デバイスが使用できるようになった時点で出力 Φ ；単相のTTLレベルのクロック信号

(12)

CPU基本タイミング例

φ

サイクル命令 MI M2 M3 (OPコード・フェッチ) (メモリ読み出し) (メモリ書き込み) T1 T2 T3 T4 T1 T2 T3 T1 T2 T3 マシン・サイクル CPU基本タイミング例Ｔサイクル

(13)

命令OPコードフェッチサイクル

M1サイクル T1 T2 T3 T4 T1 プログラム・カウンタリフレッシュ・アドレス入力 RFSH DB0∼DB7 M1 WAIT RD MREQ A0∼A15 φ 命令OPコード・フェッチ(M1サイクル)

(14)

待ち時間を含む命令OPコードフェッチ

入力 φ A0∼A15 MREQ RD DB0∼DB M1 WAIT RFSH T1 T2 TW TW T3 T4 M1サイクルプログラム・カウンタリフレッシュ・アドレス待ち状態を含む命令OPコード・フェッチ

(15)

メモリ読み出し書き込みサイクル

T1 T2 T3 T1 T2 T3 メモリ読み出しサイクル _{メモリ書き込みサイクル} メモリ・アドレスメモリ・アドレス入力データ出力図4-3 メモリ読み出し、書き込みサイクル φ A0∼A15 MREQ RD WR (D0∼D7) WAIT

(16)

待ち時間を含むメモリ読み出し書き込みサイクル

T1 _T2 φ A0∼A15 MREQ WR WAIT TW TW T3 T1 メモリ・アドレス入力データ出力 (D0∼D7) 図4-3A 待ち状態を含むメモリ読み出し、書き込みサイクル読み出しサイクル書き込みサイクル (D0∼D7) RD

(17)

入力・出力サイクル

T1 T2 _TW _T3 T1 入力出力 φ A0∼A7 IORQ RD データ・バス WAIT WR 読み出しサイクル書き込みサイクル図4-4 入力、出力サイクルデータ・バス

(18)

待ち状態を含む入力・出力サイクル

T1 T2 TW _TW T3 ポート・アドレス入力出力 φ A0∼A7 IORQ データ・バス RD WAIT 読み出しサイクル書き込みサイクル図4-4A 待ち状態を含む入力、出力サイクルデータ・バス WR

(19)

バス要求アクノレッジサイクル

最終Tステート Tx Tx Tx T1 サンプルフロート状態サンプル図4-5 バス要求/アクノリッジ・サイクル BUSRQ φ BUSAK A0∼A15 MREQ、RD WR、IORQ RFSH 各Mサイクルバス利用可の状態 D0∼D7

(20)

割り込み要求／アクノレッジサイクル

プログラム・カウンタ入力リフレッシュ図4-6 割り込み要求/アクノリッジ・サイクル最終Tサイクル命令の最終Mサイクル M1 T1 T2 TW＊ TW* T3 φ A0∼A15 M1 MREQ IORQ データ・バス WAIT RD INT

(21)

ノンマスカブル割り込み要求動作

プログラム・カウンタリフレッシュ図4-7 ノン・マスカブル割り込み、要求動作最終Mサイクル最終Tタイム T1 T2 T3 T4 T1 φ NM1 A0∼A15 M1 MREQ RD RFSH

(22)

ホールド状態解除

φ HALT INT or NM1 M1 M1 M1 T4 T1 T2 _T₃ T4 T1 T2 図4-8 ホールト状態解除ホールト命令はこのメモリ・サイクル期間で受け付けられる。

(23)

ウエイトステートを加えた要求アクノレッジサイクル

通常のアクノリッジ・タイム 1ウェイト・ステートの入ったアクノリッジ・タイム T1 T2 TW TW TW T3 WAIT データ・バス IORQ IORQ M1 自動ウェイト信号ユーザウェイト命令の最終M サイクルの最後の Tステート図4-6B ウェイト・ステートを1つ加えた要求/アクノリッジ・サイクル

(24)

Z80の命令（転送命令の１例）

ニーモニック _{LD dd，nn} シンボリックオペレーション dd <= nn OPコード ００ dd０００１＜−ｎー＞＜− ｎー＞ dd は BC 00 DE 01 HL 10 SP 11 HEXコード（基本） 01+ フラグ変化 _C _Z _P/V _S _N _H ・・・・・・変化なしバイト数３ Mサイクル数 １ Tステート数 １０

(25)

Z80マイクロプロッセッサのアドレス方式

１．メモリ・レジスタ直接アドレス指定

memory register direct addressing

２．レジスタ間接アドレス指定

register indirect addressing

３．直接数値指定

immediate addressing

４．インデックスアドレス指定

index addressing

５．相対アドレス指定

relative addressing

６．ビット指定

bit addressing

教科書版

(26)

Z80のアドレッシング・モード

１．イミディエット・アドレッシング

２．拡張イミディエット・アドレッシング

３．ゼロ・ページ修飾アドレッシング

４．相対アドレッシング

５．拡張アドレッシング

６．インデックスド・アドレッシング

７．レジスタ・アドレッシング

８．インブライト・アドレッシング

９．レジスタ間接アドレッシング

１０．ビット・アドレッシング

(27)

１．イミディエット・アドレッシング

OPコードに続く１バイトを実効オペランドとする．

OPコードオペランド

例１アキュームレータに定数をロードする．

(28)

２．拡張イミディエット・アドレッシング

イミディエット・アドレッシングを拡張したものでオペランド

が２バイトになっている．

OPコード

オペランド

（下位データ）

（上位データ）

例１６ビットデータをHLレジスタ対にロードする．

LD

HL ， nn

HL ＜＝ nn

LD

HL ，１２３４H

(29)

３．ゼロ・ページ修飾アドレッシング

メモリ０ページの８カ所を１バイトで指定する特別なコール命令（リスタート命令） OPコード実効アドレス１１ｂ５ｂ４ｂ３１１１５４３ RST ００H １１０００１１１００００Hへジャンプ RST ０８H １１００１１１１００１８Hへジャンプ RST １０H １１０１０１１１００１０Hへジャンプ RST ３８H １１１１１１１１００３８Hへジャンプ

(30)

４．相対アドレッシング

OPコードに続く１バイトにより，ジャンプ命令のある場所からのジャンプ先を指定する． OPコードオペランド（２の補数）ジャンプ先：OPコードのアドレス＋２＋（オペランド）符号付き２の補数の範囲は−１２８から＋１２７であるので＋１２９から−１２６の範囲へのジャンプ指定となる．例 JR e PC ＜＝ PC+e JR命令のある番地からeだけ離れた番地へ無条件でジャンプする

(31)

５．拡張アドレッシング

命令に２バイトのアドレスデータを含む．メモリのある番地から他の番地へジャンプしたり，ある位置でのデータの出し入れに使う． OPコード 下位アドレスまたは下位オペランド上位アドレスまたは上位オペランド例 _{LD A ，（nn）} _A _{＜＝（nn）} LD A ，（１２３４H） １２３４H番地の内容をAレジスタに転送する

(32)

６．インデックスド・アドレッシング

OPコードのあとにメモリ・アドレスのポインタであるインデックスレジスタの内容に加えるディスプレイスメントを指定するデータバイトが置かれる．この操作でインデックスレジスタの内容は変わらない． OPコード OPコードｄ（ディスプレイスメント）（２バイトコード）（符号付き２の補数）例 _LD _{A ，（IX＋ｄ）} _{A ＜＝（IX＋ｄ）} インデックスレジスタで指定するアドレスにｄを加えたアドレスの内容をAレジスタに転送する．

(33)

７．レジスタ・アドレッシング

OPコード内にレジスタ指定ビットがある．１バイト命令である．

OPコード

(34)

８．インブライト・アドレッシング

OPコード自体にレジスタ指定を含んでいて，１つまたは２つのレジスタが自動的に指定される．演算命令ではつねにアキュームレータが結果をセットするレジスタとなる． OPコード例１演算命令 ADD A ， B A ＜＝ A+B 例２交換命令 EX DE ，HL DE Ù HL

(35)

９．レジスタ間接アドレッシング

メモリ内の位置指定のポインタとして１６ビットのレジスタペアが使用される． OPコード（１バイトまたは２バイト）例 LD A , （HL） A ＜＝（HL) HLで示す番地の内容をAレジスタに転送する．

(36)

１０．ビット・アドレッシング

Z80にはビットセットリセットテスト命令がある．これらの命令は，どのメモリ位置 CPUレジスタに対しても有効でレジスタ，レジスタ間接及びインデックスドのいずれのアドレッシングモードでも操作できる．例 BIT ０，A A の０ビット目のテスト，結果はFレジスタに RES １，（HL） HLで示す番地の内容の１ビット目のを０にする． SET ２，（IX＋ｄ）インデックスレジスタで示すアドレス＋ｄ番地の内容の２ビット目を１にする．

(37)

メモリ・レジスタ直接アドレス指定

メモリの番地やレジスタ名を直接命令の中で指定する 1. ADD A , B A <= A + B

(38)

Z80マイクロプロセッサの命令体系

（１）データ転送命令（ data transfer instruction ) （２）算術論理演算命令( operation instruction ) （３）分岐命令( branch instruction )

（４）サブルーチン関連命令( subroutine call / returninstruction ) （５）入出力命令( input / output instruction )

(39)

（１）データ転送命令

ニーモニックコード機能 LD ｒ，ｒｒ＜＝ｒ LD ｒ，ｎｒ＜＝ｎ LD ｒｐ，nn ｒｐ＜＝ nn LD ｒ，（nn) ｒ＜＝ (nn) LD （nn），ｒ (nn) ＜＝ｒ LD （ｒｐ），A （ｒｐ）＜＝ A LD A，（ｒｐ） A ＜＝（ｒｐ）但しｒ，ｒ ；A，B，C，D，E，H，L n， nn ；８ビット１６ビットデータ ｒｐ；ペアレジスタ（BC,DE，HL） （）；（）内の番地の内容 PUSH ｑｑ （SPー１）＜＝ｑｑH （SPー２）＜＝ｑｑL POP ｑｑ ｑｑL ＜＝（SP） ｑｑH ＜＝（SP＋１）

(40)

（２）算術論理演算命令

演算命令

ニーモニック機能

ADD 加算命令 例 ADD A,n A ＜＝ A+n

ADC キャリを含む加算命令 例 ADC A,n A ＜＝ A ＋n + CY

SUB 減算命令 例 SUB s A ＜＝ A - s SBC キャリを含む減算命令 例 SBC s A ＜＝ A – s - CY AND 論理積 例 AND s A ＜＝ A ＊ s XOR 排他的論理和 例 XOR s A ＜＝ A s OR 論理和 例 OR s A ＜＝ A ＋ s CP 比較 例 CP s A - s (内容は不変） INC ＋１ 例 INC r r ＜＝ｒ＋１ DEC −１ 例 DEC r r ＜＝ r – 1

(41)

（３）分岐命令

ニーモニック機能１． JP nn PC ＜＝ nn ２． JP cc，nn if cc = true , PC <= nn 条件符号cc フラグ条件 NZ Z= ０ 演算結果がゼロでない Z Z= １ 演算結果がゼロである NC CY＝０ MSBから桁上げがない C CY＝１ MSBから桁上げがある PO P= ０ ８ビット中１の個数が偶数 PE P＝１ ８ビット中１の個数が奇数 P S＝０ MSBが０ M S＝１ MSBが１

(42)

（４）サブルーチン関連命令

ニーモニック機能 CALL nn スタックメモリ＜＝ PC， PC<=nn （SP-1)＜＝PCH ，（SP-2）＜＝PCL ，PC＜＝nn RET PC ＜＝スタックメモリ PCL＜＝（SP），PCH＜＝（SP＋１），SP＜＝SP+1 CALL cc，nn ccの条件が合えばCALL文を実行 RET cc ccの条件が合えばRET文を実行 NZ Z= ０ 演算結果がゼロでない Z Z= １ 演算結果がゼロである NC CY＝０ MSBから桁上げがない C CY＝１ MSBから桁上げがある PO P= ０ ８ビット中１の個数が偶数 PE P＝１ ８ビット中１の個数が奇数 P S＝０ MSBが０ M S＝１ MSBが１

(43)

（５）入出力命令

ニーモニック機能 IN A , (n) A ＜＝ポート番号 IN r , ( C ) r <= ( C ) レジスタCで示すポート番号の内容をｒレジスタに入力 OUT (n)，A ポート番号＜＝ A

OUT （C)，A レジスタCで示すポート番号＜＝A

他に

(44)

（６）CPU制御命令

ニーモニック機能 NOP 何もしない HALT 停止状態になる DI 割り込み受付禁止 EI 割り込み受付許可 IM0 割り込みモード０８０８０Aモード IM1 割り込みモード１３８Hへのコール命令 IM２割り込みモード２レジスタIと割り込みデバイスからの８ビットデータを用いた間接コール命令

(45)

ローティとシフト命令

CY ｂ７ｂ０ｂ７ｂ０ｂ７ｂ０ｂ７ｂ０ CY CY CY 左ローティトサーキュラ左ローティト右ローティト右ローティトサーキュラ RLC RRC RL RR CY ｂ７ｂ００ｂ７ｂ０ｂ７ｂ００ CY CY 算術的左シフト算術的右シフト論理的右シフト SLA SRA SRL B7 B４ B3 B0 B3 B0 Acc _（_HL) 右ローティトデジット RRD B7 B４ B3 B0 B3 B0 Acc _（_HL) 左ローティトデジット RLD

(46)

ブロックサーチ命令

CPI ; Aー(HL) ，HL <= HL+1 ，BC <= BC++1 （HL)の内容で指定されるメモリの内容とAとの内容を比較する． CPIR ; Aー(HL) ，HL <= HL+1 ，BC <= BC++1 （HL)の内容で指定されるメモリの内容とAとの内容を比較する BCがゼロか，比較した結果が等しくなるまで繰り返す． CPD ； A=(HL) , HL <= HL-1 , BC <= BC-1 （HL)の内容で指定されるメモリの内容とAとの内容を比較する CPDR ; A=(HL) , HL <= HL-1 , BC <= BC-1 （HL)の内容で指定されるメモリの内容とAとの内容を比較する BCがゼロか，比較した結果が等しくなるまで繰り返す．

(47)

交換

EXX BC Ù BC’ DE Ù DE’ HLÙ HL’ レジスタペアの内容をそれぞれ裏レジスタの内容と交換する． EX DE , HL DE Ù HL EX AF , AF’ AF Ù AF’ EX （SP) , HL L Ù （SP) H Ù （SP+1) EX （SP) , IX IXL Ù （SP) IXH Ù （SP+1) EX （SP) ，IY IYL Ù （SP) IYH Ù （SP+1)

(48)

リスタート命令

RST 0 ００００Hへジャンプ C7H RST 8 ０００８Hへジャンプ CFH RST 16 ００１０Hへジャンプ D7H RST 24 ００１８Hへジャンプ DFH RST 32 ００２０Hへジャンプ E7h RST 40 ００２８Hへジャンプ EFH RST 48 ００３０Hへジャンプ F7H RST 56 ００３８Hへジャンプ FFH

(49)

その他の操作命令

DAA ２進化１０進法による加減算の際にAの内容を補正する CPL Aの内容について１の補数をとる．（反転させる） NEG A＜＝０−A Aの内容について２の補数をとる． CCF キャリーフラグの内容の１の補数をとる SCF CY ＜＝１キャリーフラグをセットする．

(50)

ブロック転送命令

LDI (DE) <= (HL) , DE <= DE+1 , HL <= HL+1 , BC <= BC-1

（HL)の内容を（DE）へ転送する．

LDIR (DE) <= (HL) , DE <= DE+1 , HL <= HL+1 , BC <= BC-1

（HL)の内容を（DE）へ転送する．この操作をBCが０になるまで繰り返す．

LDD (DE) <= (HL) , DE <= DEー1 , HL <= HLー1 , BC <= BCー1

（HL)の内容を（DE）へ転送する

LDDR (DE) <= (HL) , DE <= DE−1 , HL <= HLー1 , BC <= BCー1

(51)

８ビット算術論理演算命令

８ビット算術、論理演算ソースＡＢＣＤＥＨＬ ( H L ) ( I X_{+ d )}( I Y_{+ d )} ｎレジスタ・アドレシングレジスタ間接インデックスドイミディエットＡＤＤＡＤＤｗＣＡＲＲＹＡＤＣＳＵＢＴＲＡＣＴＳＵＢＳＵＢｗＣＡＲＲＹＳＢＣＡＮＤＸＯＲＯＲＣＯＭＰＡＲＥＣＰＩＮＣＲＥＭＥＮＴＩＮＣＤＥＣＲＥＭＥＮＴＤＥＣ８７８０８１８２８３８４８５８６８Ｆ８８８９８Ａ８Ｂ８Ｃ８Ｄ８Ｅ９７９０９１９２９３９４９５９６９Ｆ９８９９９Ａ９Ｂ９Ｃ９Ｄ９ＥＡ７Ａ０Ａ１Ａ２Ａ３Ａ４Ａ５Ａ６ＡＦＡ８Ａ９ＡＡＡＢＡＣＡＤＡＥＢ７Ｂ０Ｂ１Ｂ２Ｂ３Ｂ４Ｂ５Ｂ６ＢＦＢ８Ｂ９ＢＡＢＢＢＣＢＤＢＥ３Ｃ０４０Ｃ１４１Ｃ２４２Ｃ３４３Ｄ０５０Ｄ１５１Ｄ２５２Ｄ３５ D D F D d n 8 6 C E 8 E 9 6 9 E A 6 A E B 6 B E 3 4 3 5 F E F 6 E E E 6 D E D 6 D D D D D D D D D D D D D D D D D D F D F D F D F D F D F D F D F D F D d d d d d d d d d d d d d d d d d d d n n n n n n n 0 6 3 5 3 4 B E B 6 A E A 6 9 E 9 6 8 E 8 6

(52)

８ビット転送命令

ＩＲＡＢＣＤＥＨＬ ( H L ) ( B C ) ( D E ) ( I X_{+ d )}( I Y_{+ d ) ( n n )} ｎＡＢＣＤＥＨＬ ( H L ) ( B C ) ( D E ) ( I X + d ) ( I Y + d ) ( n n ) ＩＲインプライドレジスタレジスタ間接インデッ拡張アドレシングイミディエットレジスタレジスタ間接インデッ拡張アドレシングインプライドＥＤ５７ＥＤ５Ｆ７Ｆ７８７９７Ａ７Ｂ７Ｃ７Ｄ７Ｅ０Ａ１Ａ D D 7 E d F D 7 E d ３Ａｎｎ３Ｅｎ４７４０４１４２４３４４４５４６ 4 6 D D d F D 4 6_d ０６_ｎ４Ｆ４８４９４Ａ４Ｂ４Ｃ４Ｄ４Ｅ 4 E D D d F D 4 E d ｎｎｎｎｎｎ D D D D D D D D d d d d F D F D F D F D d d d d ５７５０５１５２５３５４５５５６ 5 6 5 6 ０Ｅ１６１Ｅ２６２Ｅ３６ 5 E 6 6 6 E 5 E 6 6 6 E ５Ｆ５８５９５Ａ５Ｂ５Ｃ５Ｄ５Ｅ６７６０６１６２６３６４６５６６６Ｆ６８６９６Ａ６Ｂ６Ｃ６Ｄ６Ｅ７７７０７１７２７３７４７５０２１２ D D d F D d D D D D D D D D D D D D d d d d d d F D F D F D F D F D F D d d d d d d 7 7 7 0 7 1 7 2 7 3 7 4 7 5 7 7 7 0 7 1 7 2 7 3 7 4 7 5 ＥＤ４７ＥＤ４Ｆ３２ｎｎ F D D D d dn 3 6 3 6 n ８ビットロードＬＤソース注３６注３１注３２注３３注３４注３５ディスティネーションクスドクスド

(53)

１６ビット転送命令

レジスタ１６ビットロードＬＤディスティネーションＡＦＢＣＤＥＨＬＳＰＩＸＩＹｎｎ ( n n ) ( S P ) ＡＦＢＣＤＥＨＬＳＰＩＸＩＹ ( n n ) ( S P ) ソース拡張イミ Σｨｴｯﾄ拡張アドレシングレジスタ間接注３７ＰＵＳＨ命令ＰＯＰ命令拡張アドレシングレジスタ間接レジスタＦ１Ｃ１Ｄ１Ｅ１ＤＤＦＤＥ１Ｅ１ 0 1 n n E D 4 B 1 1 2 1 5 B 2 A 3 1 7 B D D F 9 4 3 5 3 2 2 7 3 Ｆ５Ｃ５Ｄ５Ｅ５ E 5 n n n n n n n n D D F 9 F D F 9 n n E D n n E D n n E D n n n 2 A n 2 1 F D n n F D 2 A n n 2 1 D D n n nn nn nn D D F D n n n n F D 2 2 2 2 E D E D E D → ↑ （注）ＰＵＳＨおよびＰＯＰ命令の全実行が終わったあとにＳＰが修正される。ポップ命令はプッシュ命令とちょうど逆の操作になる。

(54)

１６ビット算術演算命令

ＢＣＤＥＨＬＳＰＩＸＩＹＨＬＩＸＩＹＨＬＨＬＡＤＤＡＤＤＷＩＴＨＣＡＲＲＹＡＮＤＳＥＴＦＬＡＧＳＡＤＣＳＵＢＷＩＴＨＣＡＲＲＹＡＮＤＳＥＴＦＬＡＧＳＳＢＣＩＮＣＲＥＭＥＮＴＩＮＣＤＥＣＲＥＭＥＮＴＤＥＣ１６ビット算術演算ソースディスティネーション０９１９２９３９ D D D D D D D D 0 9 1 9 _{3 9} _{2 9} 0 9 1 9 3 9 2 9 F D F D F D F D E D E D E D E D E D E D E D E D 4 A 5 A 6 A 7 A 4 2 5 2 6 2 7 2 2 3 2 B D D D D F D F D 2 3 2 B ０３１３２３３３０Ｂ１Ｂ２Ｂ３Ｂ

(55)

ジャンプコールリターング命令

ＪＵＭＰＪＰＪＵＭＰＪＰＪＵＭＰＪＰＪＵＭＰＪＰＪＵＭＰＪＲＣＡＬＬＤＥＣＲＥＭＥＮＴＢ，ＪＵＭＰＩＦＮＯＮＺＥＲＯＤＪＮＺＲＥＴＵＲＮＲＥＴＲＥＴＵＲＮＦＲＯＭＩＮＴＲＥＴＩＲＥＴＵＲＮＦＲＯＭＮＯＮＭＡＳＫＡＢＬＥＩＮＴＲＥＴＮ無条件 _{キャリ} ノン・ゼロパリティ偶数奇数負正カウントパリティゼロキャリノン・拡張イミディエット相対レジスタ間接間接間接間接レジスタレジスタレジスタ相対ディエット拡張イミｎｎ P C + e ( H L ) ( I X ) ( I Y ) ｎｎ ( S P ) ( S P + 1 ) ( S P + 1 ) ( S P ) ( S P + 1 ) ( S P ) P C + e n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n e - 2 e - 2 e - 2 e - 2 e - 2 C 3 D A D 2 C A C 2 E A E 2 F A F 2 Ｅ９ D D E 9 F D E 9 Ｃ９ E D 4 D E D 4 5 Ｄ８Ｄ０Ｃ８Ｃ０Ｅ８Ｅ０Ｆ８Ｆ０ 1 8 3 8 3 0 2 8 2 0 C D D C D 4 C C C 4 E C E 4 F C F 4 1 0 e - 2 ジャンプ，コール，リターングループ条件あるフラグは１つ以上の目的で用いられる。詳細は第６章参照。

(56)

CPU制御命令

ＮＯＰＨＡＬＴＤＩＳＡＢＬＥＩＮＴ（ＤＩ）ＥＮＡＢＬＥＩＮＴ（ＥＩ）ＳＥＴＩＮＴＭＯＤＥ０ＩＭ０ＳＥＴＩＮＴＭＯＤＥ１ＩＭ１ＩＭ２ＳＥＴＩＮＴＭＯＤＥ２００７６Ｆ３ＦＢＥＤ４６ＥＤ５６ＥＤ５ＥＣＰＵ制御命令８０８０Ａモード３８Ｈ番地へのコール命令レジスタＩと割り込みデバイスからの８ビットデータを用いた間接コール命令

(57)

その他の命令

ＤｅｃｉｍａｌＡｄｊｕｓｔＡｃｃ，ＤＡＡＣｏｍｐｌｅｍｅｎｔＡｃｃ，ＣＰＬＮｅｇａｔｅＡｃｃ，ＮＥＧ（２ｃｏｍｐｌｅｍｅｎｔ）ＣｏｍｐｌｅｍｅｎｔＣａｒｒｙＦｌａｇ，ＣＣＦＳｅｔＣａｒｒｙＦｌａｇ，ＳＣＦ２７２ＦＥＤ４４３Ｆ３７その他の操作

(58)

フラグの変化

ＩＮＩＲ；ＩＮＤＲ；ＯＴＩＲ；ＯＴＤＲ命令 _{ＣＺ} Ｐ _{ＳＮＨ} Ｖ／０１ＸＰＶ ● ０００００００００００００００００００００００００ ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ● ＶＶＶＶＰＶＶＰＰＰＰ１１１１１１１１１１ＸＸ１ＸＸＸＸＸＸＸ１ＸＸＸＸ０ＸＸＸＸ０ IFF 備考ＡＤＤＡ，ｓ；ＡＤＣＡ，ｓＳＵＢｓ；ＳＢＣＡ，ｓ，ＣＰｓＮＥＧＡＮＤｓＯＲｓ；ＸＯＲｓＩＮＣＤＥＣｓＡＤＤｄｄ，ｓｓＡＤＣＨＬ，ｓｓＲＬＡ；ＲＬＣＡ；ＲＲＡ；ＲＲＣＡＳＢＣＨＬ，ｓｓＲＬｓ；ＲＬＣｓ；ＲＲｓ；ＲＲＣｓＳＬＡｓ；ＳＲＡｓ；ＳＲＬｓＲＬＤ，ＲＲＤＤＡＡＣＰＬＳＣＦＣＣＦＩＮｒ，（Ｃ）ＩＮＩ；ＩＮＤ；ＯＵＴＩ；ＯＵＴＤＬＤＩ，ＬＤＤＬＤＩＲ，ＬＤＤＲＣＰＩ，ＣＰＩＲ，ＣＰＤ，ＣＰＤＲＬＤＡ，Ｉ；ＬＤＡ，ＲＢＩＴｂ，ｓ８ビット加算、キャリを含む加算８ビッ減算、キャリを含む加算、比較符号反転（ニゲイト）論理演算８ビット、インクリメント８ビット、デクリメント１６ビット加算１６ビットキャリを含む加算１６ビットキャリを含む減算ローテイト・アキュウムレータローテイト・シフトｓローテイト・デジット左、右デジタル・アジャスト・アキュムレータアキュムレータ補数変数セット・キャリキャリ補数変数レジスタ間接入力ブロック入出力Ｂ ≠ ０ならばＺ＝０、その他はＺ＝１ブロック転送Ｂ ≠ ０ならばＰ／Ｖ＝０、その他はＰ／Ｖ＝０ブロック・サーチＡ＝（ＨＬ）ならばＺ＝１、その他はＺ＝０ＢＣ ≠ ０ならばＰ／Ｖ＝１、その他はＰ／Ｖ＝０ＩＦＦの内容がＰ／Ｖにコピーされるｓのビットｂの内容がＺにコピーされる記号の説明記号の説明Ｃ；キャリ／リンク・フラグ結果のＭＳＢからのキャリがあれば、Ｃ＝１。Ｚ；ゼロ・フラグ零ならば、Ｚ＝１。Ｓ；サイン・フラグ結果のＭＳＢが１ならば、ｓ＝１。Ｐ／Ｖ；パリティとオーバフロー兼用フラグ結果が奇数、またはオーバフローならば、Ｐ／Ｖ＝１。結果が偶数ならば、Ｐ／Ｖ＝０。Ｈ；ハーフ・キャリ結果にキャリ、ボローがあれば、Ｈ＝１。Ｎ；加算／減算フラグさきの演算が減算ならば、Ｎ＝１；操作の結果、変化する。 ● ；操作の結果、変化しない。０；操作により、リセットされる。Ｘ；無視して良い。Ｖ；オーバ・フラグとして扱われる。Ｐ；パリティ・フラグとして扱われる。ｓ；８ビット・ロケーション。Ｒ；リフレッシュ・カウンタ。Ｉ；Ｉレジスタ（割り込みベクトルの上位バイト用）。ｒ；ＣＰＵレジスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ。ｓｓ；１６ビット・ロケーション。ｎ；８ビット値（０ ∼ ２５５）。ｎｎ；１６ビット値（０ ∼ ６５５３５）。

(59)

Ｚ８０マイクロプロッセッサのフラグレジスタ

S Z X H X P/V N CY MSB _LSB フラグフラグが１にセットされる条件 S 演算の結果、MSB=1のとき Z 演算の結果、すべてのビットが０のとき X 未使用 H 演算の結果、下位４桁目からの桁上げが生じたとき X 未使用 P/V 演算の結果、１の個数が偶数のとき算術演算の結果、扱える数値の範囲を超えたとき N 加減算フラグ ADD命令で０ SUB命令で１にセット CY 演算の結果、MSBからの桁上がりが生じたとき

(60)

入力命令

入力命令群ソース入力ポートディスティネーション入力ＩＮＰＵＴＩＮブロック入力コマンドＩＮＩ＿ＩＮＰＵＴ＆ＩｎｃＨＬ，ＤｅｃＢＩＮＩＲ＿ＩＮＰ，ＩｎｃＨＬ，ＤｅｃＢ，ＲＥＰＥＡＴＩＦＢ ≠ ０ＩＮＤ＿ＩＮＰＵＴ ρ ＤｅｃＨＬ，ＤｅｃＢＩＮＤＲ＿ＩＮＰＵＴ，ＤｅｃＨＬ，ＤｅｃＢ，ＲＥＰＥＡＴＩＦＢ ≠ ０レジスタ・アドレシングレジスタ間接イミディエットレジスタ間接Ａ（ｎ）（Ｃ）ＢＣＤＥＨＬ ( H L ) D B n E D E D E D E D E D E D E D E D E D E D E D 7 8 4 0 4 8 5 0 5 8 6 0 6 8 A 2 B 2 A A B A

(61)

出力命令

レジスタレジスタ間接イミディエットレジスタ間接レジスタ間接レジスタ間接レジスタ間接レジスタ間接ＡＢＣＤＥＨＬ ( H L ) （ｎ）（Ｃ）（Ｃ）（Ｃ）（Ｃ）（Ｃ） D 3 n E D E D E D E D E D E D E D E D 7 9 4 1 4 9 5 1 5 9 6 1 6 9 E D E D E D A 3 B 3 A B B B ＯＵＴＯＵＴＩ＿ＯＵＴＰＵＴＩｎｃＨＬ，ＤｅｃｂＯＴＩＲ＿ＯＵＴＰＵＴ，ＩｎｃＨＬ，ＤｅｃＢ，ＲＥＰＥＡＴＩＦＢ ≠ ０ＯＵＴＤ＿ＯＵＴＰＵＴＤｅｃＨＬ＆ＢＯＴＤＲ＿ＯＵＴＰＵＴ，ＤｅｃＨＬ＆Ｂ，ＲＥＰＥＡＴＩＦＢ ≠ ０出力ポートディスティネーションブロック出力コマンドソース出力命令群

(62)

ビット操作命令

レジスタ・アドレシングレジスタ間接インデックスドビットＴＥＳＴＢＩＴＲＥＳＥＴＢＩＴＲＥＳＳＥＴＢＩＴＳＥＴＡＢＣＤＥＨＬ ( H L ) ( IX+ d )( I Y+d ) ０１２３４５６７０１２３４５６７０１２３４５６７ CB C B C B C B C B C B C B C B CB CB CB C B C B C B C B C B C B CB CB C B C B C B C B C B C B CB C B CB _{C B} _{C B} CB C B C B C B C B C B C B CB _{C B} _{C B} CB C B C B C B C B C B C B CB C B C B CB C B C B C B C B C B C B CB _{C B} _{C B} CB C B C B C B C B CB C B C B _CB _{C B} CB C B C B CB C B CB C B C B C B C B CB C B C B C B C B C B C B C B C B CB CB C B CB C B C B C B C B CB C B C B CB C B C B C B C B C B C B CB _{C B} _CB CB C B C B C B C B C B C B CB C B C B CB C B C B C B C B CB C B C B _{C B} CB CB C B C B C B C B C B C B CB _{C B} _CB CB C B C B C B C B C B C B CB _{C B} C B CB C B C B C B C B C B C B C B _{C B} _{C B} CB C B C B C B C B C B C B CB _{C B} _CB CB C B C B C B C B C B C B CB _{C B} _CB CB C B C B C B C B C B C B CB C B C B CB C B C B C B C B C B C B CB C B CB CB C B C B C B C B C B C B CB _{C B} C B CB C B C B C B C B C B C B CB _{C B} C B CB _{C B} C B C B C B C B C B CB _{C B} CB CB C B C B C B C B C B C B CB _CB _CB 40 4 1 4 2 4 3 4 4 45 46 4 7 4 8 49 4A 4 B 4 C 4 D 4 E 4F DD F D d F D F D F D F D F D F D F D F D F D F D F D F D F D F D F D F D F D FD F D F D F D F D F D DD DD DD DD DD DD DD D D DD D D D D DD DD DD DD DD D D DD DD DD D D D D DD d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d 4 6 4 6 4E 4 E 5 0 5 1 57 5 2 53 5 4 5 5 5 6 5F 5 8 59 5 A 5 B 5 C 5D 5E 67 6 0 6 1 6 2 6 3 6 4 6 5 66 6F 6 8 6 9 6A 6B 6 C 6D 6E 77 70 71 7 2 73 7 4 7 5 76 7F 7 8 7 9 7 A 7B 7 C 7 D 7 E 87 8 0 8 1 8 2 8 3 8 4 8 5 86 8 F 8 8 8 9 8 A 8 B 8 C 8 D 8 E 97 90 9 1 9 2 93 94 9 5 9 6 9F 9 8 9 9 9 A 9 B 9 C 9D 9 E A7 A O A 1 A 2 A 3 A 4 A 5 A 6 AF A8 A9 A A A B A C AD A E B 7 B0 B 1 B2 B3 B 4 B 5 B6 BF B 8 B 9 B A BB B C B D B E C 7 C 0 C 1 C 2 C 3 C 4 C 5 C6 CF C8 C 9 C A CB C C CD C E D7 _D0 D 1 D2 D 3 D 4 D 5 D6 DF D 8 D 9 DA D B D C D D D E E7 E0 E 1 E 2 E 3 E 4 E5 E6 EF E 8 E 9 EA E B E C E D E E F7 F 0 F 1 F2 F 3 F4 F5 F 6 FF F 8 F 9 FA F B FC F D F E 56 5 6 5E 5 E 66 6 6 6E 6 E 76 7 6 7E 7 E 8 6 8 6 8E 8 E 9 6 9 6 9 E 9 E A6 A 6 AE A E B6 B 6 BE BE C6 C 6 CE CE D 6 D 6 D E DE E 6 E6 E E EE F 6 F 6 FE F E ビット操作グループ

(63)

ブロック転送命令

レジスタ間接ディスティネーション ( H L ) ( D E ) E D A 0 B 0 A 8 B 8 ＨＬはソースのポインタ。ＤＥはディスティネーションのポインタ。ＢＣはバイトカウンタ。ＬＤＩ＿Ｌｏａｄ（ＤＥ） ← （ＨＬ）ＩｎｃＨＬ＆ＤＥ，ＤｅｃＢＣＬＤＩＲ＿Ｌｏａｄ（ＤＥ） ← （ＨＬ）ＩｎｃＨＬ＆ＤＥ，ＤｅｃＢＣ，ＲｅｐｅａｔｕｎｔｉｌＢＣ＝０ＬＤＤ＿Ｌｏａｄ（ＤＥ） ← （ＨＬ）ＤｅｃＨＬ＆ＤＥ，ＤｅｃＢＣＬＤＤＲ＿Ｌｏａｄ（ＤＥ） ← （ＨＬ）ＤｅｃＨＬ＆ＤＥ，ＤｅｃＢＣ，ＲｅｐｅａｔｕｎｔｉｌＢＣ＝０ E D E D E D レジスタ間接ソースブロック転送グループロケーション

(64)

ローテートとシフト命令

ソースおよびディスティネーションローテイトあるいはシフトの型ローテイトとシフトＡＢＣＤＥＨＬ ( H L ) ( I X + d ) ( I Y + d ) ＲＬＣＲＲＣＲＲＲＬＳＬＡＳＲＡＳＲＬＲＬＤＲＲＤ C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B _{C B} _{C B} C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B C B 0 7 0 0 0 1 0 2 0 3 0 4 0 5 0 6 C B C B C B C B C B C B C B C B C B C B C B C B C B C B D D F D d D D D D D D D D D D D D F D F D F D F D F D F D d d d d d d 0 F 0 8 0 9 0 A 0 B 0 C 0 D 0 E 1 7 1 0 1 1 1 2 1 3 1 4 1 5 1 6 1 F 1 8 1 9 1 A 1 B 1 C 1 D 1 E 2 7 2 0 2 1 2 2 2 3 2 4 2 5 2 6 2 F 2 8 2 9 2 A 2 B 2 C 2 D 2 E 3 F 3 8 3 9 3 A 3 B 3 C 3 D 3 E _{3 E} _{3 E} 2 E 2 E 2 6 2 6 1 E 1 E 1 6 1 6 0 E 0 E 0 6 d 0 6 d d d d d d E D E D 6 7 6 F ＡＲＬＣＡＲＲＣＡＲＬＡＲＲＡ０７０Ｆ１７１Ｆ左ローテイト・サーキュラｂ７ｂ０ＣＹＣＹ右ローテイト・サーキュラ左ローテイト右ローテイト算術的左シフト算術的右シフト論理的右シフト００左ローテイト右ローテイトｂ３ｂ０ｂ３ｂ０ｂ３ｂ０ＡＣＣ（ＨＬ）デジットＡＣＣ（ＨＬ）デジット

(65)

ブロックサーチ命令

ＲｅｐｅａｔｕｎｔｉｌＢＣ＝０ｏｒｆｉｎｄｍａｔｃｈＨＬはアキュウムレータの内容と照合するメモリの位置のポインタ。ＢＣはバイトカウンタ。ＣＰＩＩｎｃＨＬ，ＤｅｃＢＣＣＰＩＲ，ＩｎｃＨＬ，ＤｅｃＢＣＣＰＤＤｅｃＨＬ＆ＢＣ A 1 B 1 A 9 B 9 ( H L ) レジスタ間接 E D E D E D E D ｒｅｐｅａｔｕｎｔｉｌＢＣ＝０ｏｒｆｉｎｄｍａｔｃｈＣＰＤＲＤｅｃＨＬ＆ＢＣブロックサーチサーチロケーション

(66)

(67)

割り込みとは

現在実行中の処理を一時中断し，より緊急度の高い処理に強制的に実行を移すこと．１．電源遮断など異常事態が発生したときの対応２．プロセッサに比べて処理速度の遅い入出力装置とのデータ転送３．タイマからの割り込みを利用したリアルタイム制御４．不正な演算など異常事態が生じた場合からの復帰５．プログラムが暴走したときなどからの復帰別の観点から見ると外部機器主導の制御方法である．処理中処理依頼１処理依頼２ _{優先順位が高} い方から処理優先順位が低い方の処理が行われていた場合処理１処理２処理１処理２

(68)

一般の処理と割り込み処理の違い

START CALL 処理１ CALL 処理２ CALL 処理３ CALL 処理４ CALL 処理N CALL文による方法メインプログラム処理プログラム一般の処理 CALL文でジャンプする割り込み処理割り込み要求でジャンプする処理ｐ RETI RETI RETI RETI 処理１処理２処理N 処理３ START START START START START 割り込みによる方法

(69)

Z80の割り込み処理

IEI IEO IEI IEO _{IEI IEO} IEI IEO Z80

CPU メモリ

I/O１ I/O２ I/O３ I/O4 Vcc H H H L L L L L 割り込み INT信号 Iレジスタ２８H IO2 アドレス００H I ＋ IO2 ＝２８００H 0000H 2800H 3000H 4000H 5000H 00H 30H 00H 40H 00H 50H 処理１処理２処理３ 00H 02H 04H 06H 2802H 2804H アドレステーブル _{; PIO} _{MODO 0} ORG 0000H LD SP , 0000H IM 2 LD A , 28H LD I , A LD A , 00001111B ；動作モード OUT (PIOCON) , A LD A,00H ；割り込みベクトル OUT (PIOCON),A LD A , 1000111B ;割り込み制御語 OUT (PIOCON) , A FFFFH

(70)

Z80のデージーチェーンでの割り込みサービス

IEI IEO IEI IEO IEI IEO IEI IEO

Vcc

IEI IEO IEI IEO IEI IEO

Vcc

IEI IEO IEI IEO IEI IEO

Vcc H H H H H １．割り込み発生前のデージーチェーンの状態サービス受付 H H H L L サービス受付サービス中断 H H L L L ポート１ポート２ポート３ポート４２．ポート３が割り込みを要求し受け付けられる．３．ポート２が割り込みを発生し，ポート３のサービスを保留サービス完了 _{サービス続行} H H H L L RETI ４．ポート２のサービスを完了しRETIを実行しポート３のサービスを再開 RETI サービス完了 H H _H _H H ５．ポート３のサービスを完了後RETIを実行する．

(71)

マイコンによる各種制御法

ＣＰＵＲＯＭ／ＲＡＭＩＯ − １ＩＯ − ２温度／モータ制御などアドレスデータコントロール制御計測Ａ）一定時間毎に計測し，設定値との差を修正する。Ｂ）設定値との差が指定値を上回ったときのみ修正をくわえる。計測計測制御有効時間計測計測制御計測制御有効無効無_効有効計測制御計測制御計測制御時間有効有効有効無効無効無効無効無効無効

(72)

マイコンの制御対象のおよその応答時間

１．キー入力：全く期待できない２．ディスプレイ表示：６０分の１秒毎３．モータ制御：数１０から数１００回転毎の計測と制御４．温度制御：一般に対象物の温度慣性が大きく数分以上５．音による計測制御：音波の伝搬速度による６．光による計測制御：高速である７．８．９．１０．

(73)

(74)

(75)

マイクロコンピュータの構成

CPU ROM RAM _I/O1

Add BUS Data BUS Control BUS I/O2 16 8 13 クロック CPU 中央処理装置 ROM 読み出し専用メモリ電源を切っても内容が消えない RAM 読み書き（作業）用メモリ電源を切ると内容が消える I/O 外部装置とのインターフェースに用いる。INPUT/OUTPUT クロック CPUを動作させるための基準信号。キーボード表示装置 _{外部制御装置} 外部制御装置例としてモータ制御回路、温度センサ etc I/O i8255 Z80PIO など

(76)

クロック回路とパワーオンリセット回路

クロック回路リセット回路５ＶＤＣＲＳＷ図２３リセット回路５ＶＲＣＸＦ／ＦＲ φ 図２２水晶発振回路 CPUの動作の基準となるＺ８０CPUのクロック条件は電源ON時に自動的にリセットを掛ける CPUはリセットされると次の状態になるＰＣ＝＞００００Ｈ

(77)

ICメモリの種類

読出し書込みメモリ読出し専用メモリ

Read write memory RWM read only memory ROM

(78)

ICメモリの分類

ICメモリ RAM SAM 読み書き可能形 RAM 読出し専用形 ROM ユーザ書込み形 PROM 書換え可能形 EPROM 書換え不可能形マスクROM DRAM SRAM 電気的消去形 EEPROM 紫外線消去形 EPROM CCD ヒューズ切断形（random access memory）（read only memory）（programmable ROM）（ erasable PROM）（dynamic RAM）（static RAM）（electrically erasable PROM）（charge coupled device)

(79)

(80)

記憶容量の表現

２１０_＝ _{１０２４ビット} _１Kbit _{１２８バイト} ２１4_＝ _{１６３８４ビット} _１６Kbit _{２０４８バイト} _２KB ２１６_＝ _{６５５３６ビット} _６４Kbit _{８１９２バイト} _８KB ２２０_＝ _{１０４８５７６ビット} _１Mbit _{１３１０７２バイト} 131KB ２３０ =１０７３７４１８２４ビット １Gbit １３４２１７７２８バイト１３４MB

(81)

メモリ回路構成例

例えば１６Kビットメモリの場合１ビット構成並列１ビット＊１６３８４４ビット構成並列４ビット＊４０９６８ビット構成系列８ビット＊２０４８データ線 D7 D0 １Bit 構成４bit 構成８bit 構成行アドレス列アドレスメモリメモリメモリ

(82)

メモリ回路例

ROM ８KB ００００H ∼ 1FFFH メモリ名 2764 RAM ８KB ２０００H ∼ ３FFFH メモリ名 6264 ＲＡＭ（６２６４） _{ＲＯＭ（２７６４）} ＤＡＡＤＤ０ − １３８Ａ１４ＣＳＣＳＲＤＭＲＥＱＷＲ１ＦＦＦＨ３ＦＦＦＨ００００ＨＦＦＦＦＨＲＯＭＲＡＭＯＥ _{ＯＥ} ＷＷ

(83)

i８２５５の動作

１．形状とピン配置２．i８２５５のブロック構成３．動作モード４．コントロールワードの設定５．Cポートのビット制御ワードの設定６．回路例

(84)

１．形状とピン配置

内部側端子外部側端子 PA7 PA0 PB7 PB0 PC7 PC4 PC3 PC0 ポートAグループポートBグループ D7 D0 CS RD WR A1 A0 RESET データ線

(85)

２．i８２５５のブロック構成

RD WR A1 A0 RESET CS CPUデータバスＤ０− Ｄ７データバスバッファリードライトコントロールグループA コントロールレジスタ（４）グループＢコントロールレジスタ（４）グループ Aポート PA（８）グループＢポート（８）グループ AポートＣ上位グループＢポートＣ下位入出力 PA０-PA7 入出力 PC4-PC7 入出力 PC０-PC３入出力 PB０-PB７ CPU側周辺側（）内はビット数

(86)

３．i８２５５の動作モード

１．モード０ベーシック入出力動作単純な入力，あるいは出力ポートとして使用 （PA７−０ _PC上位７−４ _PC下位３−０ _PB７−０）２．モード１ストローブ入出力動作８ビットのデータポート（入力または出力）と４ビットのコントロールポートからなる． PAグループ（PA７−０ _PC上位７−４） PBグループ（ PC下位３−０ _PB７−０）３．モード２ _{ストローブ双方向バス入出力動作（PAグループのみ）} データの入出力に同一のポートを使用し双方向バスを通して周辺デバイスと接続する．データ入出力の制御はモード１と同様にコントロール信号及びステータス信号を用いる． データポートとしてAポートのみ使用する．コントロール／ステー タスポートはポートC（PC7-PC3）の５ビット使用

(87)

４．i８２５５のモードセット

モード０ベーシックインプットアウ トプットモード（A,Bグルー プ）モード１ストローブインプットアウ トプットモード（A,Bグルー プ）モード２ 双方向バス（Aグループ のみ）モードセットのコントロールワードであるとき１グループモードモード０のときD6D5は００モード１のときD6D5は０１モード２のときD6D5は１X ポートA OUTPUTのとき０ INPUTのとき１ポートC（上位４ビット）グループBモードモード０のとき０モード１のとき１ OUTPUTのとき０ INPUTのとき１ポートB OUTPUTのとき０ INPUTのとき１ポートC（下位４ビット） D7 D6 D5 D4 D3 D2 D1 D0

(88)

５．i８２５５のビットセットリセットコントロールワードの設定

ビットセット／リセットのコントロールワードであるとき０ドントケアビット選択セット／リセットセット（ H")のとき１リセット（ L")のとき０ポートC 選択ビット D3 D2 D1 PC7 １１１ PC6 １１０ PC5 １０１ PC4 １００ PC3 ０１１ PC2 ０１０ PC1 ００１ PC0 ０００ D7 D6 D5 D4 D3 D2 D1 D0

(89)

６．回路例

ＡＢＣ５Ｃ４Ｃ３Ｃ２Ｃ１Ｃ０８ｉ８２５５Ａ１Ａ３Ａ０ＤＡ６０ − ５ＰＭＭ８７１３ＵＳＰＧＮＤ５ＶＳＴＡＲＴＳＴＯＰＭＯＤＥＧＯＡＬ５ＶＣＳＷＲＲＤＲＥＳＥＴＲＤＷＲＩＯＲＱ図２６ｉ８２５５回路

(90)

Z80PIOの動作

１．形状とピン配置２．Z80PIOの構成３．動作モード４．コントロールワードの設定５．６．回路例

(91)

(92)

(93)

４．コントロールワードの設定

PIOの動作語の設定

D7 D6 D5 D4 D3 D2 D1 D0 M1 M0 X X 1 1 1 1

D7 D6 D5 D4 D3 D2 D1 D0 IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0

D7 D6 D5 D4 D3 D2 D1 D0 EI A/O H/L MF 0 1 1 1 D7 D6 D5 D4 D3 D2 D1 D0 MB7 MB6 MB5 MB4 MB3 MB2 MB1 MB0 D7 D6 D5 D4 D3 D2 D1 D0 V7 V6 V5 V4 V3 V2 V1 V0 モード３ YES NO YES YES NO NO マスク・フォローズ割り込み使用モードワードデータ・ディレクション・ワードインタラプト・コントロール・ワードインタラプト・マスク・ワードインタラプト・ベクトル Z80PIOの初期化終了 D0は０のみ

(94)

(95)

(96)

(97)

(98)

８２５１の信号名と機能

ＴｘＤ (transmitter data）送信データ

ＲｘＤ (receiver data）受信データ

ＤＳＲ (data set read) 通信する相手側が通信可能な時、０となる。ＤＴＲ（data terminal ready) こちら側が通信可能な時、０となる。

ＣＴＳ（clear to send) 相手側がこちらからの送信を要求する時、０となる。ＲＴＳ（request to send) 相手側からの送信を要求する時、０となる。

TxE (transmitter empty) 送信バッファが空の時、１となる。

ＴｘＲＤＹ(transmitter ready) 送信データをプロセッサに要求する信号である。

ＴxE=1かつＣＴＳ＝０の時、０となる。 RxRDY(receiver ready) 受

信データが受信バッファに入った時、１となり、プロ

セッサにデータの読みだしを要求する。 _{TxC (transmitter clock)}

送信用クロックパルスＲｘＣ（receiver clock)

(99)

(100)

(101)

(102)

(103)

(104)

マイクロコンピュータを構成する部品の知識抵抗

１．固定抵抗２．集合抵抗３．可変抵抗

(105)

マイクロコンピュータを構成する部品の知識コンデンサ

１．固定コンデンサ２．可変コンデンサ３．コンデンサの種類電解コンデンサセラミックコンデンサマイラコンデンサ空気コンデンサ４．コンデンサの等価回路と周波数特性

(106)

マイクロコンピュータを構成する部品の知識ダイオード

１．整流ダイオード２．発光ダイオード３．検波ダイオード４．定電圧ダイオード５．定電流ダイオード６．可変容量ダイオード７．フォットダイオード

(107)

マイクロコンピュータを構成する部品の知識トランジスタ

１．トランジスタの構造（PNP，NPN）２．トランジスタの動作

(108)

(109)

(110)

マイクロコンピュータを構成する部品の知識 OPアンプ

１．形状２．名称例３．差動増幅回路４．非反転増幅回路５．反転増幅回路６．微分回路７．積分回路８．加算回路９．比較回路

(111)

(112)

(113)

(114)

(115)

OPアンプの動作（積分動

作）

(116)

(117)

(118)

(119)

(120)

(121)

(122)

(123)

カラーコードの知識

１茶を１杯２赤い２んじん３第３の男４黄子恵子５五月みどりみどりご６青二才の６で無し７紫７部８８イヤー９ホワイト９リスマス０黒い０服

(124)

パワーオンリセット動作

(125)

(126)

(127)

(128)

(129)

(130)

(131)

(132)

i８２５５による制御回路例

RE SE T PB 0 PB 0 PB 7 PA 0 PA 7 PC 0 PC 7 ＡＢ０１２Ｇ３ 22 5V 5V 5V 3. 9V 1K 1K 1K 1K 22 22 22 22 22 22 220 5V 20K 3. 9V 3K 1 .1K 0.1 10K TPS 603 ﾎﾄTR 10 μ F 10K 10K 8. 2K K 20 10 0K 1K μF 10 MI C 3.3K 3. 9V 外部入力 LED1 LED8 μP A2 00 3× 4 74 06 ×4 DA TA C0 C1 VC C RS C0 CL K A1 A0 A2 A3 10 K ﾘﾚｰ1 5V ｰ3 ﾘﾚ μP A2 00 3× 3 10 K VR 10 μF 10 μF 10 0μ F LM 38 6 2S D6 33 ×4 1K 1K 1K 1K PA 0 PA 7 PC 0 PC 7 PB 7 PB 4 PB 1 PB 2 PB 3 CS RE SE T A0 A1 RD WR D0 D7 D7 D0 RD WR A0 A1 CS DI R A B G 10 K 5V 1K 74 LS 32 74 LS 00 74 LS 04 74 LS 04 74 LS 04 74 LS 04 10 K 5V 5V 10 K 10 K _K ₁₀ _K ₁₀ 74 LS 00 74 LS 26 6 74 LS 13 9 74LS245 33 5V 3. 9V GN D 47 μF RD 3. 9E B 0. 1× 9 47 μF 10 0μ F 5V GN D 割り込み出力 5V 5V 10 K 10 K I/ OW (W R) I/ OR (R D) D0 D7 I/ O RE SE TO UT A1 A0 A2 A3 A4 A5 A6 A7 割り込みＳＷＩＣ２ｉ８２５５ＩＣ１ｉ８２５５ 5V LM 35 8 LM 35 8 MZ -5 _-5 _MZ MZ -5 SP ＭＢ −４０５２ JD JC JB JA

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ブロック構成図

ＬＥＤ駆動回路リレー駆動回路オーディオアンプスピーカＡ／ＤコンバータＳＷ − １ＳＷ − ２ＳＷ − ３ＳＷ − ４リレーリレーリレー外線端子ホトトランジスタサーミスタマイク外線端子光温度音ブッファポートＡポートＢポートＣユーザに開放ＰＢ 7 - 0 ＰＣ 7 ＰＣ 6 - 4 ＰＡ 3 - 0 ＰＡ 7 ＰＣ 3 - 0 アドレスレコード回路Ａ 2 - 1 Ｄ 7 - 0 ＣＳＷＲＲＤＣＳＡ 2 - 1 ＷＲＲＤＤ 7 - 0 ＩＣ２８２５５ＡＡ 2 - 1 ＷＲＲＤＤ 7 - 0 Ａ 7 - 2 ＩＯＲＱＩＣ 1 ８２５５Ａ

ディジタルシステム設計