ビット・アドレッシング - ディジタルシステム設計

Z80にはビットセットリセットテスト命令がある．これらの命令は，どのメモリ位置 CPUレジスタに対しても有効でレジスタ，レジスタ間接及びインデックスドのいずれのアドレッシングモードでも操作できる．

例 BIT ０，A

A の０ビット目のテスト，結果はFレジスタに RES １，（HL）

HLで示す番地の内容の１ビット目のを０にする．

SET ２，（IX＋ｄ）

インデックスレジスタで示すアドレス＋ｄ番地の内容の２ビット目を１にする．

メモリ・レジスタ直接アドレス指定

メモリの番地やレジスタ名を直接命令の中で指定する 1. ADD A , B A <= A + B

2. LD A , (0100H) A <= (0100H)

Z80 マイクロプロセッサの命令体系

（１）データ転送命令（ data transfer instruction )

（２）算術論理演算命令( operation instruction )

（３）分岐命令( branch instruction )

（４）サブルーチン関連命令( subroutine call / returninstruction )

（５）入出力命令( input / output instruction )

（６）CPU制御命令( CPU control instruction )

（１）データ転送命令

ニーモニックコード機能

LD ｒ，ｒʻ ｒ＜＝ｒʼ

LD ｒ，ｎｒ＜＝ｎ

LD ｒｐ，nn ｒｐ＜＝ nn

LD ｒ，（nn) ｒ＜＝ (nn)

LD （nn），ｒ (nn) ＜＝ｒ LD （ｒｐ），A （ｒｐ）＜＝ A LD A，（ｒｐ） A ＜＝（ｒｐ）

但しｒ，ｒʻ ；A，B，C，D，E，H，L n， nn ；８ビット１６ビットデータｒｐ；ペアレジスタ（BC,DE，HL）（）；（）内の番地の内容

PUSH ｑｑ（SPー１）＜＝ｑｑH （SPー２）＜＝ｑｑL

POP ｑｑｑｑL ＜＝（SP）ｑｑH ＜＝（SP＋１）

（２）算術論理演算命令

演算命令

ニーモニック機能

ADD 加算命令例 ADD A,n A ＜＝ A+n

ADC キャリを含む加算命令例 ADC A,n A ＜＝ A ＋n + CY SUB 減算命令例 SUB s A ＜＝ A - s

SBC キャリを含む減算命令例 SBC s A ＜＝ A – s - CY AND 論理積例 AND s A ＜＝ A ＊ s XOR 排他的論理和例 XOR s A ＜＝ A s OR 論理和例 OR s A ＜＝ A ＋ s CP 比較例 CP s A - s (内容は不変）

INC ＋１例 INC r r ＜＝ｒ＋１

DEC −１例 DEC r r ＜＝ r – 1

（３）分岐命令

ニーモニック機能

１． JP nn PC ＜＝ nn

２． JP cc，nn if cc = true , PC <= nn

条件符号cc フラグ条件

NZ Z=“０” 演算結果がゼロでない Z Z=“１” 演算結果がゼロである NC CY＝”０” MSBから桁上げがない C CY＝”１” MSBから桁上げがある

PO P=“０” ８ビット中“１”の個数が偶数 PE P＝”１” ８ビット中“１”の個数が奇数

P S＝”０” MSBが“０”

M S＝”１” MSBが“１”

（４）サブルーチン関連命令

ニーモニック機能

CALL nn スタックメモリ＜＝ PC， PC<=nn

（SP-1)＜＝PCH ，（SP-2）＜＝PCL ，PC＜＝nn RET PC ＜＝スタックメモリ

PCL＜＝（SP），PCH＜＝（SP＋１），SP＜＝SP+1 CALL cc，nn ccの条件が合えばCALL文を実行

RET cc ccの条件が合えばRET文を実行

NZ Z=“０” 演算結果がゼロでない Z Z=“１” 演算結果がゼロである NC CY＝”０” MSBから桁上げがない C CY＝”１” MSBから桁上げがある PO P=“０” ８ビット中“１”の個数が偶数 PE P＝”１” ８ビット中“１”の個数が奇数 P S＝”０” MSBが“０”

M S＝”１” MSBが“１”

（５）入出力命令

ニーモニック機能

IN A , (n) A ＜＝ポート番号

IN r , ( C ) r <= ( C )

レジスタCで示すポート番号の内容をｒレジスタに入力 OUT (n)，A ポート番号＜＝ A

OUT （C)，A レジスタCで示すポート番号＜＝A 他に

OTIR，OUTD，OTDR，INI，INIR，IND，INDR

（６） CPU 制御命令

ニーモニック機能

NOP 何もしない

HALT 停止状態になる

DI 割り込み受付禁止 EI 割り込み受付許可

IM0 割り込みモード０８０８０Aモード

IM1 割り込みモード１３８Hへのコール命令 IM２割り込みモード２

レジスタIと割り込みデバイスからの８ビット

データを用いた間接コール命令

ローティとシフト命令

CY ｂ７ｂ０

ｂ７ｂ０

左ローティトサーキュラ

左ローティト

右ローティト

右ローティトサーキュラ RLC

RRC

CY ｂ７ｂ０ _０

ｂ７ｂ０

０ CY

算術的左シフト

算術的右シフト

論理的右シフト SLA

SRA

SRL

B7 B４ B3 B0 B3 B0

Acc （HL)

右ローティトデジット RRD

B7 B４ B3 B0 B3 B0

Acc （HL)

左ローティトデジット RLD

ブロックサーチ命令

CPI ; Aー(HL) ，HL <= HL+1 ，BC <= BC++1

（HL)の内容で指定されるメモリの内容とAとの内容を比較する．

CPIR ; Aー(HL) ，HL <= HL+1 ，BC <= BC++1

（HL)の内容で指定されるメモリの内容とAとの内容を比較する BCがゼロか，比較した結果が等しくなるまで繰り返す．

CPD ； A=(HL) , HL <= HL-1 , BC <= BC-1

（HL)の内容で指定されるメモリの内容とAとの内容を比較する

CPDR ; A=(HL) , HL <= HL-1 , BC <= BC-1

（HL)の内容で指定されるメモリの内容とAとの内容を比較する BCがゼロか，比較した結果が等しくなるまで繰り返す．

交換

EXX BC Ù BC’ DE Ù DE’ HLÙ HL’

レジスタペアの内容をそれぞれ裏レジスタの内容と交換する．

EX DE , HL DE Ù HL EX AF , AF’ AF Ù AF’

EX （SP) , HL L Ù （SP) H Ù （SP+1) EX （SP) , IX IX^LÙ （SP) IX^HÙ （SP+1) EX （SP) ，IY IY^LÙ （SP) IY^HÙ （SP+1)

リスタート命令

RST 0 ００００Hへジャンプ C7H

RST 8 ０００８Hへジャンプ CFH

RST 16 ００１０Hへジャンプ D7H RST 24 ００１８Hへジャンプ DFH RST 32 ００２０Hへジャンプ E7h RST 40 ００２８Hへジャンプ EFH RST 48 ００３０Hへジャンプ F7H RST 56 ００３８Hへジャンプ FFH

その他の操作命令

DAA

２進化１０進法による加減算の際にAの内容を補正する CPL

Aの内容について１の補数をとる．（反転させる）

NEG A＜＝０−A

Aの内容について２の補数をとる．

CCF

キャリーフラグの内容の１の補数をとる

SCF CY ＜＝１

キャリーフラグをセットする．

ブロック転送命令

LDI (DE) <= (HL) , DE <= DE+1 , HL <= HL+1 , BC <= BC-1

（HL)の内容を（DE）へ転送する．

LDIR (DE) <= (HL) , DE <= DE+1 , HL <= HL+1 , BC <= BC-1

（HL)の内容を（DE）へ転送する．この操作をBCが０になるまで繰り返す．

LDD (DE) <= (HL) , DE <= DEー1 , HL <= HLー1 , BC <= BCー1

（HL)の内容を（DE）へ転送する

LDDR (DE) <= (HL) , DE <= DE−1 , HL <= HLー1 , BC <= BCー1

（HL)の内容を（DE）へ転送する．この操作をBCが０になるまで繰り返す．

８ビット算術論理演算命令

８ビット算術、論理演算

ソース

ＡＢＣＤＥＨＬ ( H L ) ( I X

+ d ) ( I Y

+ d ) ｎレジスタ・アドレシング ^{レジスタ}

間接

インデックスドイミディエット

ʼ ＡＤＤ ʼ ＡＤＤｗＣＡＲＲＹ

ʼ ＡＤＣ ʼ ＳＵＢＴＲＡＣＴ

ʼ ＳＵＢ ʼ ＳＵＢｗＣＡＲＲＹ

ʼ ＳＢＣ ʼ

ʼ ＡＮＤ ʼ

ʼ ＸＯＲ ʼ

ʼ ＯＲ ʼ ＣＯＭＰＡＲＥ

ʼ ＣＰ ʼ ＩＮＣＲＥＭＥＮＴ

ʼ ＩＮＣ ʼ ＤＥＣＲＥＭＥＮＴ

ʼ ＤＥＣ ʼ

８７８０８１８２８３８４８５８６８Ｆ８８８９８Ａ８Ｂ８Ｃ８Ｄ８Ｅ９７９０９１９２９３９４９５９６９Ｆ９８９９９Ａ９Ｂ９Ｃ９Ｄ９ＥＡ７Ａ０Ａ１Ａ２Ａ３Ａ４Ａ５Ａ６ＡＦＡ８Ａ９ＡＡＡＢＡＣＡＤＡＥＢ７Ｂ０Ｂ１Ｂ２Ｂ３Ｂ４Ｂ５Ｂ６ＢＦＢ８Ｂ９ＢＡＢＢＢＣＢＤＢＥ３Ｃ０４０Ｃ１４１Ｃ２４２Ｃ３４３Ｄ０５０Ｄ１５１Ｄ２５２Ｄ３５

D D F D

d n

8 6 8 E C E

9 6 9 E A 6 A E B 6 B E 3 4 3 5

F E F 6 E E E 6 D E D 6 D D

D D D D D D D D D D D D D D D D

F D F D F D F D F D F D F D F D F D d d d d d d d d d

d d d d d d d d d d

n n n n n n n 0 6

3 5 3 4 B E B 6 A E

A 6 9 E 9 6 8 E 8 6

８ビット転送命令

ＩＲＡＢＣＤＥＨＬ ( H L ) ( B C ) ( D E ) ( I X + d )

( I Y

+ d ) ( n n ) ｎＡ

ＢＣＤＥＨＬ

( H L ) ( B C ) ( D E ) ( I X

+ d ) ( I Y

+ d ) ( n n )

ＩＲ

インプライドレジスタレジスタ間接インデッ _{拡張アド}

レシングイミディ

エット

レジスタ

レジスタ間接

インデッ

拡張アドレシング

インプライド

ＥＤ５７

ＥＤ

５Ｆ７Ｆ７８７９７Ａ７Ｂ７Ｃ７Ｄ７Ｅ０Ａ１Ａ D D 7 Ed

F D 7 Ed

３Ａｎｎ

３Ｅｎ４７４０４１４２４３４４４５４６ D D4 6

d F D

4 6d ｎ

０６

４Ｆ４８４９４Ａ４Ｂ４Ｃ４Ｄ４Ｅ 4 E

D D d

F D

4 Ed ｎ

ｎｎ

ｎ D D

D D D D D D

d d d d

F D F D F D F D

d d d

５７５０５１５２５３５４５５５６ 5 6 5 6

０Ｅ１６１Ｅ２６２Ｅ

３６ 5 E

6 6 6 E

5 E 6 6 6 E ５Ｆ５８５９５Ａ５Ｂ５Ｃ５Ｄ５Ｅ

６７６０６１６２６３６４６５６６

６Ｆ６８６９６Ａ６Ｂ６Ｃ６Ｄ６Ｅ７７７０７１７２７３７４７５０２

１２ D D

d F D

D D D D D D D D D D D D

d d d d d d

F D F D F D F D F D F D

d d d d d d

7 7 7 0 7 1 7 2 7 3 7 4 7 5 7 7 7 0 7 1 7 2 7 3 7 4 7 5

ＥＤ４７ＥＤ４Ｆ３２

ｎｎ

F D D D

3 6dn 3 6

８ビットロード ” ＬＤ ” ソース注３６

注３１

注３２

注３３

注３４

注３５ディスティネーション

クスド

１６ビット転送命令

レジスタ

１６ビットロード ” ＬＤ ”

ディスティネーション

ＡＦＢＣＤＥＨＬＳＰＩＸＩＹｎｎ ( n n ) ( S P )

ＡＦ

ＢＣ

ＤＥ

ＨＬ

ＳＰ

ＩＸ

ＩＹ

( n n )

( S P )

ソース

拡張イミ Σｨｴｯﾄ

拡張アドレシング

レジスタ間接注３７

ＰＵＳＨ命令

ＰＯＰ命令拡張アドレシング

レジスタ間接レジスタ

Ｆ１Ｃ１

Ｄ１

Ｅ１ＤＤ

ＦＤＥ１

Ｅ１ 0 1

n n E D4 B

1 1

2 1

5 B

2 A 3 1 7 B

D D F 9

4 3 5 3 2 2

7 3

Ｆ５Ｃ５Ｄ５Ｅ５

E 5

n n nn

n n nn D D

F 9 F 9 F D

nn E D

nn 2 An

n F D2 1

nn F D2 A

nn 2 1 D D

n n

nn nn nn

D D F D nn

nn F D

2 2 2 2

E D E D E D

→

（注）ＰＵＳＨおよびＰＯＰ命令の ↑ 全実行が終わったあとにＳＰが修正される。

ポップ命令はプッシュ命令とちょうど逆の操作になる。

１６ビット算術演算命令

ＢＣＤＥＨＬＳＰＩＸＩＹ

ＨＬ

ＩＸ

ＩＹ

ＨＬ

ʼ ＡＤＤ ʼ

ＡＤＤＷＩＴＨＣＡＲＲＹＡＮＤＳＥＴＦＬＡＧＳ ʼ ＡＤＣ ʼ

ＳＵＢＷＩＴＨＣＡＲＲＹＡＮＤＳＥＴＦＬＡＧＳ ʼ ＳＢＣ ʼ

ＩＮＣＲＥＭＥＮＴ ʼ ＩＮＣ ʼ

ＤＥＣＲＥＭＥＮＴ ʼ ＤＥＣ ʼ

１６ビット算術演算

ソース

ディスティネーション

０９１９２９３９

D D D D D D D D

0 9 1 9 3 9 2 9

F D F D F D F D

E D E D E D E D

E D E D E D E D 4 A 5 A 6 A 7 A

4 2 5 2 6 2 7 2

2 3

2 B D D

D D

F D

F D 2 3

2 B ０３１３２３３３

０Ｂ１Ｂ２Ｂ３Ｂ

ジャンプコールリターング命令

ＪＵＭＰ ʼ ＪＰ ʼ

ＪＵＭＰ ʼ ＪＲ ʼ

ʼ ＣＡＬＬ ʼ

ＤＥＣＲＥＭＥＮＴＢ，ＪＵＭＰＩＦＮＯＮＺＥＲＯ ʼ ＤＪＮＺ ʼ

ＲＥＴＵＲＮ

ʼ ＲＥＴ ʼ

ＲＥＴＵＲＮＦＲＯＭＩＮＴ ʼ ＲＥＴＩ ʼ

ＲＥＴＵＲＮＦＲＯＭＮＯＮＭＡＳＫＡＢＬＥＩＮＴ ʼ ＲＥＴＮ ʼ

無条件キャリ

ノン・

ゼロ

パリティ

偶数奇数負正カウント

パリティゼロ

キャリ

ノン・

拡張イミディエット

相対

レジスタ間接

間接

間接レジスタ

レジスタ

レジスタ相対ディエット

拡張イミ

ｎｎ

P C + e ( H L )

( I X ) ( I Y )

ｎｎ

( S P ) ( S P + 1 )

( S P + 1 ) ( S P ) ( S P + 1 )

( S P ) P C + e

n n n

n n n n n n n n

n n n n n n n n n

e - 2 e - 2 e - 2 e - 2 e - 2

C 3 D A D 2 C A C 2 E A E 2 F A F 2

Ｅ９ D D E 9 F D E 9

Ｃ９ E D 4 D E D 4 5

Ｄ８Ｄ０Ｃ８Ｃ０Ｅ８Ｅ０Ｆ８Ｆ０

1 8 3 8 3 0 2 8 2 0

C D D C D 4 C C C 4 E C E 4 F C F 4

1 0 e - 2

ジャンプ，コール，リターングループ

条件

あるフラグは１つ以上の目的で用いられる。

詳細は第６章参照。

CPU 制御命令

ʼ ＮＯＰ ʼ

ʼ ＨＡＬＴ ʼ

ＤＩＳＡＢＬＥＩＮＴ ʼ （ＤＩ） ʼ

ＥＮＡＢＬＥＩＮＴ ʼ （ＥＩ） ʼ

ＳＥＴＩＮＴＭＯＤＥ０

ʼ ＩＭ０ ʼ

ＳＥＴＩＮＴＭＯＤＥ１

ʼ ＩＭ１ ʼ

ʼ ＩＭ２ ʼ

ＳＥＴＩＮＴＭＯＤＥ２

００

７６

Ｆ３

ＦＢＥＤ４６ＥＤ５６ＥＤ５Ｅ

ＣＰＵ制御命令

８０８０Ａモード

３８Ｈ番地へのコール命令

レジスタＩと割り込みデバイスからの８ビットデータを用いた間接コール命令

その他の命令

ＤｅｃｉｍａｌＡｄｊｕｓｔＡｃｃ，ʼ ＤＡＡ ʼ

ＣｏｍｐｌｅｍｅｎｔＡｃｃ，ʼ ＣＰＬ ʼ

ＮｅｇａｔｅＡｃｃ，ʼ ＮＥＧ ʼ

（２ ʼ ｃｏｍｐｌｅｍｅｎｔ）

ＣｏｍｐｌｅｍｅｎｔＣａｒｒｙＦｌａｇ，ʼ ＣＣＦ ʼ

ＳｅｔＣａｒｒｙＦｌａｇ，ʼ ＳＣＦ ʼ

２７

２ＦＥＤ４４

３Ｆ

３７

その他の操作

フラグの変化

ＩＮＩＲ；ＩＮＤＲ；ＯＴＩＲ；ＯＴＤＲ

命令ＣＺＳＮＨ

ＰＶ

／

０

１

ＸＰ

Ｖ

● ０

０

０００

００

０

０００

００

００００００００

●

● ●

●

● ● ●

● ● ● Ｖ

Ｖ

ＶＶＰ

ＶＶ

Ｐ

ＰＰ

Ｐ

１１

１

１１１

１

Ｘ１Ｘ

Ｘ

ＸＸＸ

ＸＸＸ１ＸＸ

ＸＸ０

ＸＸ

ＸＸ０ IFF

備考

ＡＤＤＡ，ｓ；ＡＤＣＡ，ｓＳＵＢｓ；ＳＢＣＡ，ｓ，ＣＰｓＮＥＧ

ＡＮＤｓＯＲｓ；ＸＯＲｓＩＮＣ

ＤＥＣｓＡＤＤｄｄ，ｓｓＡＤＣＨＬ，ｓｓ

ＲＬＡ；ＲＬＣＡ；ＲＲＡ；ＲＲＣＡＳＢＣＨＬ，ｓｓ

ＲＬｓ；ＲＬＣｓ；ＲＲｓ；ＲＲＣｓＳＬＡｓ；ＳＲＡｓ；ＳＲＬｓＲＬＤ，ＲＲＤ

ＤＡＡＣＰＬＳＣＦＣＣＦＩＮｒ，（Ｃ）

ＩＮＩ；ＩＮＤ；ＯＵＴＩ；ＯＵＴＤ

ＬＤＩ，ＬＤＤＬＤＩＲ，ＬＤＤＲ

ＣＰＩ，ＣＰＩＲ，ＣＰＤ，ＣＰＤＲ

ＬＤＡ，Ｉ；ＬＤＡ，ＲＢＩＴｂ，ｓ

８ビット加算、キャリを含む加算８ビッ減算、キャリを含む加算、比較符号反転（ニゲイト）

論理演算

８ビット、インクリメント８ビット、デクリメント１６ビット加算

１６ビットキャリを含む加算１６ビットキャリを含む減算

ローテイト・アキュウムレータ

ローテイト・シフトｓ

ローテイト・デジット左、右デジタル・アジャスト・アキュムレータアキュムレータ補数変数

セット・キャリキャリ補数変数レジスタ間接入力ブロック入出力

Ｂ ≠ ０ならばＺ＝０、その他はＺ＝１

ブロック転送

Ｂ ≠ ０ならばＰ／Ｖ＝０、その他はＰ／Ｖ＝０ブロック・サーチ

Ａ＝（ＨＬ）ならばＺ＝１、その他はＺ＝０ＢＣ ≠ ０ならばＰ／Ｖ＝１、その他はＰ／Ｖ＝０ＩＦＦの内容がＰ／Ｖにコピーされるｓのビットｂの内容がＺにコピーされる

記号の説明

Ｃ；キャリ／リンク・フラグ結果のＭＳＢからのキャリがあれば、Ｃ＝１。

Ｚ；ゼロ・フラグ零ならば、Ｚ＝１。

Ｓ；サイン・フラグ結果のＭＳＢが１ならば、ｓ＝１。

Ｐ／Ｖ；パリティとオーバフロー兼用フラグ結果が奇数、またはオーバフローならば、Ｐ／Ｖ＝１。結果が偶数ならば、Ｐ／Ｖ＝０。

Ｈ；ハーフ・キャリ結果にキャリ、ボローがあれば、Ｈ＝１。

Ｎ；加算／減算フラグさきの演算が減算ならば、Ｎ＝１

；操作の結果、変化する。

● ^；操作の結果、変化しない。

０；操作により、リセットされる。

Ｘ；無視して良い。

Ｖ；オーバ・フラグとして扱われる。

Ｐ；パリティ・フラグとして扱われる。

ｓ；８ビット・ロケーション。

Ｒ；リフレッシュ・カウンタ。

Ｉ；Ｉレジスタ（割り込みベクトルの上位バイト用）。

ｒ；ＣＰＵレジスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ。

ｓｓ；１６ビット・ロケーション。

ｎ；８ビット値（０〜２５５）。

ｎｎ；１６ビット値（０〜６５５３５）。

Ｚ８０マイクロプロッセッサのフラグレジスタ

S Z X H X P/V N CY

MSB LSB

フラグフラグが“１”にセットされる条件 S 演算の結果、MSB=1のとき

Z 演算の結果、すべてのビットが“０”のとき

X 未使用

H 演算の結果、下位４桁目からの桁上げが生じたとき

X 未使用

P/V 演算の結果、“１”の個数が偶数のとき

算術演算の結果、扱える数値の範囲を超えたとき

N 加減算フラグ ADD命令で“０” SUB命令で“１”にセット CY 演算の結果、MSBからの桁上がりが生じたとき

入力命令

入力命令群

ソース入力ポート

ディスティネーション入力

ＩＮＰＵＴʼ ＩＮ ʼ

ブロック入力コマンド ʼ ＩＮＩ ʼ＿ＩＮＰＵＴ＆

ＩｎｃＨＬ，ＤｅｃＢ

ʼ ＩＮＩＲ ʼ＿ＩＮＰ，ＩｎｃＨＬ，ＤｅｃＢ，ＲＥＰＥＡＴＩＦＢ ≠ ０ ʼ ＩＮＤ ʼ＿ＩＮＰＵＴ ρ ＤｅｃＨＬ，ＤｅｃＢ

ʼ ＩＮＤＲ ʼ＿ＩＮＰＵＴ，ＤｅｃＨＬ，ＤｅｃＢ，ＲＥＰＥＡＴＩＦＢ ≠ ０

レジスタ・アドレシング

レジスタ間接

イミディエット

レジスタ間接

Ａ

（ｎ）（Ｃ）

Ｂ

Ｃ

Ｄ

Ｅ

Ｈ

Ｌ

( H L ) D B

n E D

E D

E D E D

E D

E D 7 8

4 0

4 8

5 0

5 8

6 0

6 8

A 2

B 2

A A

B A

出力命令

レジスタレジスタ

間接

イミディエット

レジスタ間接

ＡＢＣＤＥＨＬ ( H L )

（ｎ）

（Ｃ）

（Ｃ） D 3

E D E D E D E D E D E D E D E D 7 9 4 1 4 9 5 1 5 9 6 1 6 9

E D E D E D A 3

B 3 A B B B ʼ ＯＵＴ ʼ

ʼ ＯＵＴＩ ʼ＿ＯＵＴＰＵＴＩｎｃＨＬ，Ｄｅｃｂ

ʼ ＯＴＩＲ ʼ＿ＯＵＴＰＵＴ，ＩｎｃＨＬ，ＤｅｃＢ，ＲＥＰＥＡＴＩＦＢ ≠ ０

ʼ ＯＵＴＤ ʼ＿ＯＵＴＰＵＴＤｅｃＨＬ＆Ｂ

ʼ ＯＴＤＲ ʼ＿ＯＵＴＰＵＴ，ＤｅｃＨＬ

＆Ｂ，ＲＥＰＥＡＴＩＦＢ ≠ ０

出力ポートディスティネーション

ブロック出力コマンド

ソース

出力命令群

ビット操作命令

レジスタ・アドレシングレジスタ間接

インデックスド

ビット

ＴＥＳＴ

ʼ ＢＩＴ ʼ

ＲＥＳＥＴＢＩＴ

ʼ ＲＥＳ ʼ

ＳＥＴＢＩＴ

ʼ ＳＥＴ ʼ

ＡＢＣＤＥＨＬ ( H L ) ( IX

+ d )( I Y +d ) ０

１

２

３

４

５

６

７０

１

２３

４

５

６

７

０

１

２３

４

５

６

７

CB C B C B C B C B C B C B C B CB CB

CB C B C B C B C B C B C B CB CB C B

C B C B C B C B C B CB C B CB C B C B

CB C B C B C B C B C B C B CB C B C B

CB C B C B C B C B C B C B CB

C B C B

CB C B C B C B C B C B C B CB C B C B

CB C B C B C B C B CB C B C B CB C B

CB C B C B CB C B CB C B C B

C B C B

CB C B C B C B C B C B C B C B

C B CB

CB C B CB C B C B C B C B CB

C B C B

CB C B C B C B C B C B C B CB C B CB

CB C B C B C B C B C B C B CB C B C B

CB C B C B C B C B CB C B C B C B CB

CB C B C B C B C B C B C B CB C B CB

CB C B C B C B C B C B C B CB C B C B

CB C B C B C B C B C B C B C B C B C B

CB C B C B C B C B C B C B CB C B CB

CB C B C B C B C B C B C B CB

C B C B

CB C B C B C B C B C B C B CB

C B CB

CB C B C B C B C B C B C B CB C B C B

CB C B C B C B C B C B C B CB C B CB

CB C B C B C B C B C B C B CB CB CB

40 4 1 4 2 4 3 4 4 45 46

4 7

4 8 49 4A 4 B 4 C 4 D 4 E

DD F D d

F D

F D F D

F D

F D F D

F D

F D DD

DD DD

D D

D D DD

D D

DD D D

D D

d d

4 6 4 6

4 E 4E

5 0 5 1

57 5 2 53 5 4 5 5 5 6

5F 5 8 59 5 A 5 B 5 C 5D 5E

67 6 0 6 1 6 2 6 3 6 4 6 5 66

6F 6 8 6 9 6A 6B 6 C 6D 6E

77 70 71 7 2 73 7 4 7 5 76

7F 7 8 7 9 7 A 7B 7 C 7 D 7 E

87 8 0 8 1 8 2 8 3 8 4 8 5 86

8 F 8 8 8 9 8 A 8 B 8 C 8 D 8 E

97 90 9 1 9 2 93 94 9 5 9 6

9F 9 8 9 9 9 A 9 B 9 C 9D 9 E

A7 A O A 1 A 2 A 3 A 4 A 5 A 6

AF A8 A9 A A A B A C AD A E

B 7 B0 B 1 B2 B3 B 4 B 5 B6

BF B 8 B 9 B A BB B C B D B E

C 7 C 0 C 1 C 2 C 3 C 4 C 5 C6

CF C8 C 9 C A CB C C CD C E

D7 D0 D 1 D2 D 3 D 4 D 5 D6

DF D 8 D 9 DA D B D C D D D E

E7 E0 E 1 E 2 E 3 E 4 E5 E6

EF E 8 E 9 EA E B E C E D E E

F7 F 0 F 1 F2 F 3 F4 F5 F 6

FF F 8 F 9 FA F B FC F D F E

56 5 6

5E 5 E

66 6 6

6E 6 E

76 7 6

7E 7 E

8 6 8 6

8E 8 E 9 6 9 6

9 E 9 E

A6 A 6

AE A E

B6 B 6

BE BE

C6 C 6

CE CE

D 6 D 6

D E DE

E 6 E6

E E EE F 6 F 6

FE F E

ビット操作グループ

ブロック転送命令

レジスタ間接

ディスティネーション

( H L )

( D E )

E D A 0

B 0

A 8

B 8

ＨＬはソースのポインタ。

ＤＥはディスティネーションのポインタ。ＢＣはバイトカウンタ。

ʼ ＬＤＩ ʼ＿Ｌｏａｄ（ＤＥ） ← （ＨＬ）ＩｎｃＨＬ＆ＤＥ，ＤｅｃＢＣ

ʼ ＬＤＩＲ ʼ＿Ｌｏａｄ（ＤＥ） ← （ＨＬ）

ＩｎｃＨＬ＆ＤＥ，ＤｅｃＢＣ，ＲｅｐｅａｔｕｎｔｉｌＢＣ＝０

ʼ ＬＤＤ ʼ＿Ｌｏａｄ（ＤＥ） ← （ＨＬ）ＤｅｃＨＬ＆ＤＥ，ＤｅｃＢＣ

ʼ ＬＤＤＲ ʼ＿Ｌｏａｄ（ＤＥ） ← （ＨＬ）

ＤｅｃＨＬ＆ＤＥ，ＤｅｃＢＣ，ＲｅｐｅａｔｕｎｔｉｌＢＣ＝０

E D

レジスタ間接

ソース

ブロック転送グループ

ロケーション

ローテートとシフト命令

ソースおよびディスティネーション

ローテイトあるいはシフトの型

ローテイトとシフト

ＡＢＣＤＥＨＬ ( H L )

( I X + d )

( I Y + d ) ʼ ＲＬＣ ʼ

ʼ ＲＲＣ ʼ

ʼ ＲＲ ʼ ʼ ＲＬ ʼ

ʼ ＳＬＡ ʼ

ʼ ＳＲＡ ʼ

ʼ ＳＲＬ ʼ

ʼ ＲＬＤ ʼ

ʼ ＲＲＤ ʼ C B

C B

C B C B C B C B C B C B C B

C B C B C B C B C B C B C B C B C B C B C B C B C B C B

C B C B C B C B C B C B C B

0 7 0 0 0 1 0 2 0 3 0 4 0 5 0 6 C B C B C B C B

C B

C B C B

C B

C B C B

C B D D F D

d D D

D D

D D D D

F D

F D F D F D d

d 0 F 0 8 0 9 0 A 0 B 0 C 0 D 0 E

1 7 1 0 1 1 1 2 1 3 1 4 1 5 1 6

1 F 1 8 1 9 1 A 1 B 1 C 1 D 1 E

2 7 2 0 2 1 2 2 2 3 2 4 2 5 2 6

2 F 2 8 2 9 2 A 2 B 2 C 2 D 2 E

3 F 3 8 3 9 3 A 3 B 3 C 3 D 3 E 3 E 3 E 2 E 2 E 2 6 2 6 1 E 1 E 1 6 1 6 0 E 0 E 0 6 d 0 6

d d

d E D

E D 6 7

6 F

ＡＲＬＣＡ

ＲＲＣＡ

ＲＬＡ

ＲＲＡ０７

０Ｆ

１７

１Ｆ

左ローテイト・サーキュラ

ｂ７ｂ０

ＣＹ

右ローテイト・サーキュラ

左ローテイト

右ローテイト

算術的左シフト

算術的右シフト

論理的右シフト０

０

左ローテイト

右ローテイト

ｂ３ｂ０ｂ３ｂ０ｂ３ｂ０

ＡＣＣ

（ＨＬ）デジット

ＡＣＣ

（ＨＬ）デジット

ドキュメント内ディジタルシステム設計 (ページ 36-85)