平成 14 年度長崎県技術開発研究委託事業
「無線データ通信用アナログ・ディジタル混載システム LSI の開発」
成果報告書
平成 15 年３月
オーガナイザー
所属 長崎総合科学大学
氏名 田中 義人
第１章 研究開発の概要
１－１ 研究背景・目的・目標
近年，近距離通信目的の Blue Tooth や無 線 LAN などに代表されるワイヤレス通信 の分野は，低消費電力，省スペースを目的 とし，システム LSI 化が求められている． システム LSI 化技術とは，これまで複数の LSI や受動素子で構成されていたものを統 合化する技術である．最近のシステム LSI は，CMOS デバイスの微細化により高速 化・高周波化を目的とした開発が行なわれ， 競争が激化している．一方，低周波帯にお いても，DSP コアを中心に周辺のアナログ 回路を取り込むシステム LSI 化の研究・開 発が着実に進められており，低価格化，低 消費電力化が顕著になってきた． また，大手半導体製造メーカで牛耳って いた半導体の製造に関わる一連の工程（設 計，製造，検査）は，垂直分業から水平分 業に移ってきており，ベンチャー企業や中 小企業の独自設計が可能になってきた．し かし，システム LSI の設計技術は，初期の 技術的および資金的障壁が非常に高く，参 入が難しい分野となっている．米国では， 既に 1980 年代から低価格のマルチプロジ ェクト方式 LSI 試作サービスセンター （MOSIS）が設立され資金的問題の解決が なされ，LSI 設計技術の急速な進歩を促し た．日本でも 1996 年に東京大学大規模集積 システム設計教育研究センター（VDEC） が設立されたが，大学向けに限定されてお り産業界からの利用はできない．この研究 では，大学の VDEC で培われたノウハウを 活用し，産学官連携研究の枠組みの中で， 量産化を目指した無線用システム LSI を試 作することを目標とする．１－２ 成果概要
大学の LSI 設計技術と企業の無線技術を融 合して，無線用システム LSI を設計するこ とができた．そして，実際の機器に近いデ モ機上でその動作の確認をすることができ た．また，量産化に関わる問題点も浮き彫 りになり，今後の取り組みのための非常に よい試金石となった． LSI 完成後の課題として，量産へむけた LSI 検査・選別体制の問題がもっとも重要 だ．LSI の製造は，台湾や日本の専業メー カ（ファンドリ）に委託しても，アナログ 回路のテストサービスを提供してくれない． この問題は，業界全体の問題でもあり，業 界をリードするためにも，さらなる研究を 重ねる必要がある．１－３ 事業化に向けた取り組み
LSI の１チップ当たりのコストは，開発 コスト，製造コスト，検査コストの影響を 受ける．今回の取り組みは，もっともリス クの高い開発コストを大きく削減できた． 今後，製造用のマスクを制作し，検査方法 の確立をしなければならない．通常，量産 準備に入る前に，LSI の詳細な評価作業が 必要になる．このために，まず，今回の制 作した評価ボードを使用し実機の環境変動 を想定した特性評価を行う．この結果によ り，はじめて LSI の最終的な特性分布がわ かり，最終的な歩留まりを見積もることが できる． 歩留まりが分かれば，量産コストが見積 もれるようになるので，LSI の価格がわか る．これらの結果を踏まえながら，マーケティングを行い，今後の商品化のあり方や 特許戦略を再度見直す必要がある．通常は， これらのことが同時並行的に行われている が，初めての試みなので時間がかかること は仕方がない．プロジェクトが始まってす でに 2 年が経過し，回りの環境も変化おり， それに合わせて企画のトリミングが必要に なってくるであろう．
１－４ 研究体制
長崎総合科学大学 教授 田中 義人 オーガナイザー 長崎総合科学大学 リサーチアシスタント 清山 浩司 LSI 設計 ㈱エーオーアール 開発部長 西村 芳一 無線システム設計 ㈱エーオーアール 社員 小林 郁夫 プロトコル設計・デモ基板設計１－５ 研究実施場所
研究（１） 無線データ通信用アナログ・ディジタル混載システム LSI の設計 実施場所 長崎総合科学大学 研究（２） 無線データ通信用モデムの設計および試作 LSI の評価 実施場所 ㈱エーオーアール１－６ 工業所有権等の取得状況
本プロジェクトでは，新たな回路の試み や改善を非常に多く盛り込んでいる．現状 まだ個々の技術のレビューを行っていない ため，実際の出願を行っていない．実際に 商品化したときに対価に見合うだけの，内 容どうか見極めた上での出願になる．以下 に，各ブロックに関する出願の可能性につ いて述べる． １）独自の PLL 回路 モデムでの性能の要となる，クロック再 生 は さ ま ざ ま な 方 法 が あ る ． 今 回 は CMOS・LSI として実現するため，従来の 回路では対応できず，オリジナリティのあ る方式となっている．調査後の出願を予定 している． ２)信号検出方式 スイッチドキャパシタ技術と，ディジタ ル回路を組み合わせて，混載 LSI ならでは の回路構成となっている．モデムに必用な キャリア検出信号を作り出す重要な部分で， 出願可能性のある部分が多数存在する． ３）自動周波数補償 今回の研究では，自動補正回路の実装ま では至らなかったが，その要素技術の確認 を行い，性能を確かめることができた．今 後の継続研究として，さらにオリジナリテ ィを盛り込むことが可能と考えている．第２章 本論（１）
２ － １ 無線 デー タ通 信用 アナ ロ
グ・ディジタル混載システム
LSI
の設
計
アマチュア無線などで，低周波帯の信号 を 利 用 す る 無 線 デ ー タ 通 信 に は ，TNC(Terminal Node Controller
：パケット 通信制御装置)
と呼ばれるモデム装置が使 用される．このモデム装置は，ディジタル ゲートアレー，ワンチップマイコンに加え， その周辺に多くのアナログ回路を必要とす る．TNC
を用いた無線データ通信は，通信 速度が1200bps
，2400bps
及び9600bps
が 主 流 で あ り ，10kHz
以 下(Audio
Frequency=
可聴周波数)
のキャリア周波数 を使用している．そのため，これらを含む システムLSI
化は困難とされ放置されてい た．この研究では，アナログ回路とディジ タル回路を一つのLSI
上に集積化し，シス テムLSI
として実現する．このLSI
設計に は，0.35umCMOS
プロセスを用いる．２－２ プロジェクト全体における
本研究開発部分の位置づけ
研究（１）では，アナログ・ディジタル 技術を組み合わせて，実際に動作する混載 CMOS・LSI の設計・試作を行った．使用 権に抵触しないように，すべて部品から設 計し IP（Intellectual Property）化した． 研究（２）では，この試作した LSI を用い て，無線システム全体の評価を行う．２－３ 目的と目標
本研究は，このモデム装置に用いるワン チップマイコンを除いたアナログ・ディジ タル回路のシステム LSI 化を最終目標とし， 難 し い と さ れ る 低 周波 ア ナ ロ グ 回 路の CMOS LSI 化を行なう事を目的とする．本 稿では，始めにアナログフロントエンドに 使用する OP アンプ，SCF(スイッチトキャ パシタフィルタ)，アナログフロントエンド， ディジタル部の設計について述べ，最後に 量産性を考慮したアナログとディジタル回 路のシステム LSI 化について述べる．２－４ 設計指針と理論
２－４－１アナログ回路ブロック ｢アナログフロントエンド｣と呼ばれる復 調部のアナログ前段処理は，受信波の帯域 制限フィルタ(BPF)
，可変ゲインコントロー ル回路などを用いる周波数補正回路，スラ イサ，レベル検出回路，FM
復調器(FM
Demodulator)
と波形整形フィルタ(
トムソ ンフィルタ)
により構成される．図1
にはア ナログフロントエンドのブロック図を，ま た，表1
は必要とする諸特性を示す．周波 数特性は，フィルタ回路の肩特性のバラツ キが5%
以内を意味している．図 1 アナログフロントエンドブロック図 表 1 アナログフロントエンドの要求特性 入力信号範囲
-35~-3dBm
NF(Noise Figure)
10dB
周波数特性5%
以内 ひずみ率10%
以下DC
オフセット電 圧 ±0.3V
以下 アナログフロントエンド最前部にあるフ ィルタ回路は，共にバタワース型の遮断周 波数0.8kHz
の高域通過フィルタ(HPF)
と 遮断周波数2.4kHz
及び3kHz
の低域通過 フィルタ(LPF)
で構成される．入力信号は， －35~
－3dBm(39.1mV~1.56V)
の受信FSK
変調波(
以下，FSK
波と略す)
が入力される．FSK
変調周波数は，通信速度1200bps
の場 合，キャリア周波数1800Hz
，マーク/
スペ ースの周波数1200Hz/2200Hz
，通信速度2400bps
の場合はキャリア周波数1900Hz
， マーク/
スペースの周波数1200Hz/2400Hz
である．通信速度1200bps/2400bps
のFSK
波は，同じ回路を使用し信号処理を行なう． 通信速度2400bps
では，HPF(
遮断周波数0.8kHz)
とLPF(
遮断周波数3kHz)
を用いる． 通信速度 1200bps の場合は，LPF を遮断周 波数 2.4kHz に切り替える． Delayed SignalInput Signal + Output Signal
S input = A 1 sin(wt) S delay = A 2 sin(w(t-dt)) S out 図 2 周波数補正の原理 周波数補正回路は，ディレイラインと可 変ゲイン増幅器で構成される．機器自体が 持つ周波数特性は，信号周波数が高くなる と寄生 RC などの効果により入力信号を減 衰させる．そのため，FM 復調を行なう前 に，この回路で周波数特性を補正する．補 正の方法は，図 2 に示すように，帯域制限 された FSK 波を Sinputと Sdelay(遅延信号) に分け，Sinput から振幅値 A2 を調整した Sdelay を引く．補正回路の振幅特性は式(1) で現される． 2 2 2 2 1
)
cos(
))
(
sin(
))
(
A
A
dt
A
dt
S
out=
−
ω
+
ω
(1) スライサ(Slicer1)
は，平滑回路とコンパレ ータで構成し，FSK
波をパルス波形に変換するための回路である．スライスの方法を 以下に示す．
(
ⅰ)
平滑回路を用いて受信波の上下ピーク 値をピークホールドする(
ⅱ)
この2
つのピーク電圧を抵抗分圧など で取り出すことにより受信波の中心電 圧得る(
ⅲ)
中心電圧をコンパレータの基準電圧値 にしてFSK
波をパルス波形に変換す るFSK
波の中心電圧をコンパレータの基準電 圧に使用する理由は，FSK
波が伝送路の状 況により振幅を持つためである．FM
復調器は，両エッジトリガパルスカ ウント回路を用いる．この回路は，信号(
パ ルス波形)
のエッジを検出すると，通信速度1200bps/2400bps
のそれぞれで一定長のパ ルスを出力する．パルス長は，入力信号周 期の約1/4
周期分の長さと決まっており，1200bps
の場合は147
［us
］，2400bps
の場 合は139
［us
］である．また，チャタリン グ防止の為に，エッジを検出した後は，一 定時間の不感帯を設ける必要がある． レ ベ ル 検 出 回 路 は ， 入 力 信 号 範 囲-35~-3dBm
の信号レベルのモニタをする． この検出回路は，全波整流器，コンパレー タ，カウンタで構成し，入力信号を全波整 流した後，参照電圧の違う 2 個のコンパレ ータで常時信号電圧のレベルを監視する． ２－４－２ ディジタル回路ブロック 図３は，ディジタル回路ブロックを示す． ここでは，各ブロックの機能について説明 する． 図３ ディジタル回路のブロック図 １)FM 検波 無線モデムでは FSK または MSK が変調方 式としてよく用いられる．このモデムチップで は，以上の 2 つのモードをサポートしている． このようなサブキャリアーを使った変調では， デビエーションが深いために FM 復調に当た ってはリニアティを確保することが重要であ る．その復調方式として，多くがパルスカウン FM検波 キャリア検出 FM変調 クロック再生回路 FM検波 キャリア検出 FM変調 クロック再生回路ト方式を採用しており，本研究でも採用するこ とにした． MSK では，同期検波の方が 6dB のゲインが 得られるが，回路が複雑になるため，FSK と共 通の回路構成とした．リミッタに掛けられた信 号は矩形波の形をしている．エッジ検出回路 （Detect Edges）で，その立ち上がりと立ち上 がりの両エッジを検出する．それらのエッジ信 号を使いカウンタをトリガーし一定幅のパル ス列をつくりだし，パルスカウント回路として いる． ２）キャリア検出 モデムのキャリア検出である．入力レベルが 大きく変わるためダイナミックレンジを 40dB くらい確保する必要があるので，DC のオフセ ットやドリフトに注意する必要がある．回路方 式は，アナログの全波整流回路とレベル検出コ ンパレータからなっており，信号が一定レベル 以上あるとコンパレータの出力からパルスが 出るようになっている．さらにヒステリシスを 持たせるため，異なる 2 つのレベルのコンパレ ータが使用されている． パルス出力のため，一定のレベルにする必要 があり，カウンタを使ったモノステーブル回路 をディジタル回路でつくり実現している．一定 時間以上パルスが無い場合は，信号がないと判 断している． ３)FM 変調器 変調するパルスを最終的なモデム変調信号， FSK または MSK のアナログ信号にするもので ある．まずは，入ってくる信号は 1200bps のよ うな低速なため，そのままではディジタル信号 処理において偽信号が発生してしまう．そこで まず，FIR フィルタをつかって 16 倍のオーバ ーサンプリングを行って，波形整形をおこなっ ている．その信号は，SINE テーブルをベース とする NCO 回路に加え FM 変調信号に変換す る． そのままでは離散的なディジタルの信号で あるため，アナログ信号に戻す必要がある．そ こで，1 ビットのディジタルアナログ変換を行 う．その出力には多くのエリアシング成分を含 むため，スイッチトキャパシタのトムソン回路 で最終的なアナログ信号としている． ４）クロック再生回路 FM 復調した波形はそのままでは，ノイズな どの影響で，大きなジッタ成分を含む．そのた め，エラーレートを下げるためその信号から安 定したサンプリングクロックを再生すること が必要である．この部分はモデムの性能そのも のを決めると言って良いくらい重要な部分で ある． そこでまずジッタを含む信号から，立ち上が り立下りの両エッジ信号を得る．ただし，コン パレータなどのチャタリングをとり除く必要 がある．そのためディジタル的なマスキング回 路を使っている．そのエッジと内部で正確に発 生するクロックとの位相比較をする．そしてそ のずれ量に比例して，クロック発生回路の位相 を微調整する．ここには一般的にループフィル タと呼ばれる回路が使われる．ここでは 1 次の フィルタを使う．また，高速引きこみと引きこ み後の安定した位相を確保するため，フィルタ の時定数切り替え回路がある．信号は CPU に よってソフト的にコントロールされる．ここで 得られた安定した再生クロックを使い，ジッタ の在る信号から最適位相の信号をラッチし，復
調信号している．
２－５ 設計方法
２－５－１ OPアンプの設計 アナログ素子においては，電圧精度や電流精 度が重要である．OP
アンプの特性(
オフセット 電圧)
を悪化させる要因には，差動増幅回路，定 電流源におけるミスマッチ電圧，ミスマッチ電 流がある．特に，CMOS
は，プロセスに起因す るバラツキが大きい．電圧・電流ミスマッチを 減らし，個々のチップにおけるオフセット電圧 のバラツキを低減することを目的にOP
アンプ の設計を試みた．目標とするオフセット電圧は1mV
以下とする．OP
アンプは，LSI
内部で動 作する事を前提として，低周波帯である事，ま た，回路面積を少なくする事から出力バッファ を持たないA
動作，2
段構成の増幅器を用いた． I V D g1 g2 T 2 V V ID 2 ID = Vg1 Vg2 ID VDD ID ID 図４ 電圧・電流ミスマッチ(差動対,カレントミラ) ミスマッチ電圧 OP アンプのオフセット電圧は，入力差動増 幅回路により生じるランダムオフセット電圧 の影響が大きい．差動増幅回路のランダムオフ セット電圧は次式で表される． ∆ − ∆ ⋅ + ∆ ⋅ + ∆ = ∆ − − − 2 , 1 2 , 1 4 , 3 4 , 3 1 4 3 1 3 2 1 ) / ( ) / ( ) / ( ) / ( 2 W L L W L W L W V V gm gm V VoffR th th eff (2) ランダムオフセット電圧の低減は，バイアス回 路設計において VGSを低くする事でかなり改 善されるが下限があり，しきい値のバラツキを 少なくすることが重要となる．差動対(ソース結 合ペア)のミスマッチ電圧は，チャネル長が最小 の場合を除きほとんどが MOS トランジスタの しきい値電圧のミスマッチと考えられる．この ミスマッチ電圧 VT は，式(3)に示すように 1/sqrt(LW)に強い関係がある．LW
t
A
C
Q
V
VT ox ox depl T≈
∆
=
∆
A deplN
d
∝
1
Θ
(3) toxはシリコン酸化膜の厚さ，W 及び L は MOS トランジスタのチャネル幅とチャネル長，NA は n 形半導体基板の不純物濃度である(AVTは 不純物原子数のゆらぎ：0.4um
プロセスの場合 約1V)
．この関係をOP
アンプの差動対に適用 した計算結果を図4
に示す．図５の縦軸はミス マッチ電圧値，横軸はチャネル長である．チャ ネル長が2.0um
の時，ΔV
Tは約0.45mV
程度 でありこれ以上 L を長くとってもΔVTの減少 はすくない． 0 1.106 2.106 3.106 4.106 0 0.005 0.01 2.287 10× −4 toxp S1L⋅ 4 10× −6 1 10× −7 L 図５ 差動対の VTミスマッチ(W/L)=58 ミスマッチ電流 電流源の電流ミスマッチは，VTミスマッチに 比例し，有効ゲート電圧(Veff=VGS－VT)に反比例する．強反転領域における電流ミスマッチは， 次式で表される． T GS T D D V V V I I − ∆ ≈ ∆ 2 (4) 図６に(W/L)=10 とおいた時の式(4)の計算結果 を示す．縦軸は電流値のバラツキ(%)である． また，横軸は有効ゲート電圧(Veff)であり 0.2~1 ［V］まで変化させた場合である．電流ミスマ ッチは，Veff=0.5V でおよそ 2.5%である． 0.2 0.4 0.6 0.8 0 0.5 1 1.5 1.068 0.214 21.068⋅ ⋅10−3 Veff ⋅100 1 0.2 Veff 図６ 電流ミスマッチ(W/L)=10 設計値 表 2 に電圧・電流ミスマッチを考慮し設計し た
OP
アンプの設計パラメータを示す．差動増 幅器(PMOS)
及びカレントミラ(NMOS)
の有効 ゲート電圧は0.15V
，0.26V
，バイアス電流を 供給する定電流源(PMOS)
の有効ゲート電圧は0.5V
とした．チャネル長は，有効チャネル長(L
eff)
を2.0um
にするため，L=2.1um
と設定した． 表 2 OP アンプ設計パラメータ(W/L) 差動対(PMOS) 58.1 カレントミラ(NMOS) 7.90 ソース接地(NMOS) 39.5 定電流源(差動増幅器) 11.8(100uA) 定電流源(ソース接地) 29.4(250uA) 補正容量 10pF 補正抵抗 1.06kΩ ２－５－２ SCバイカットフィルタ SCF は，アナログスイッチとキャパシタで構 成された離散型フィルタである．図７に，SCF の回路構成を示す．この回路は，RC 積分器の 抵抗 R の部分をキャパシタ C とスイッチ Φ に 置き換えることで構成される．ただし，この図 で Φ1と Φ2は位相が反転したスイッチを表す． この回路は，バイカット・フィルタ(bi-quad filters)と呼ばれ，寄生容量の補償が不要で，フ ィルタの次数に等しい数のオペアンプを用い て構成する事が出来る為，非常に設計が容易で ある．一般的に次数の低い SCF の設計に用い られている方法である． 表３に，アナログフロントエンド用 SCF の 仕様を示す．HPF は図７(a)と(b)を縦続接続し た 3 次フィルタ，LPF は図７(b)の 2 次フィル タを用いている．また，LPF は外部スイッチか らクロックを切り替えて遮断周波数を変更で きる構成となっている． (a) 1 次フィルタ
(b) 2 次フィルタ 図７ 単位 SC バイカットフィルタ 表３ アナログフロントエンド用 SCF の仕様 (a) HPF の仕様 項 目 仕 様 次 数 遮断周波数 サンプリング周波 数 形 式 3 次 800Hz 62.5kHz バタワース LPF (b) LPF の仕様 項 目 仕 様 次 数 遮断周波数 サンプリング周波 数 形 式 2 次 3kHz (2.4kHz) 125kHz (100kHz) バタワース LPF キャパシタ値 SCF は容量比精度が問題となる．その為，今 回は単位容量 0.74pF(Poly to Poly)のキャパシ タを並列接続してレイアウト設計を行った． 表４に，設計した SCF のキャパシタ値を示 す．SCF のサンプリングクロック周波数は，信 号のサンプリング周波数と遮断周波数の比率 (サンプリング周波数/遮断周波数＝50 倍以上) が高いほどバイリニア S－Z 変換の近似性がと れて理想的に近づくが，比率を高くすると容量 値が大きくなり集積化する上で不経済である． 本設計では容量値の範囲上，LPF を約 42 倍， HPF を約 78 倍に設定した． 表４ 設計した SCF のキャパシタ値 (a) HPF のキャパシタ値 コンデンサ番号 容量値［pF］ C1 9.62 K1C1 -- K2C1 -- K4C1 0.74 K6C1 9.62 C2 9.62 K3C2 8.88 K5C2 0.74 コンデンサ番号 容量値［pF］ C3 8.88 K1C3 -- K2C3 9.62 K3C3 -- K4C3 0.74 (b) LPF のキャパシタ値 コンデンサ番号 容量値［pF］ C1 5.18 K1C1 0.74 K2C1 -- K4C1 0.74 K6C1 7.40 C2 144.3 K3C2 0.74 K5C2 20.72
スイッチ
図８に，
SCF
に使用したスイッチの回路構成 を 示 す ． こ れ は ，CMOS
ス イ ッ チ(Complementary MOS Switch)
と 呼 ば れ ，NMOS
トランジスタとPMOS
トランジスタを 並列接続して構成される．このスイッチは，開 閉時のゲート電圧がNMOS
とPMOS
では逆方 向に動作する為，両素子間から寄生容量に漏れ 込むクロックの洩れ(
フィードスルーノイズ)
が 相殺される．CMOS
スイッチのサイズは，(W/L)
＝4
μm/0.6
μm, M
＝3
で，オン抵抗がおよそ0.3k
Ωである．ここでM
は，トランジスタの 個数である． 図８ CMOS スイッチ 図3
に，CMOS
スイッチ用の相補クロック を生成する回路を示す．この回路により，NMOS
とPMOS
スイッチのターンオンに遅延 時間が生じないようにした． 相補クロック生成回路の G は，CMOS
スイ ッチのゲート容量の関係からNMOS
トランジ スタを(W/L)
＝2
μm/1
μm, M
＝1
，PMOS
トラ ンジスタを(W/L)
＝7
μm/1
μm, M
＝1
とした． 図９ 相補クロック生成回路 ２－５－３ ディジタル回路の設計 図10
に，デジタルブロックの設計の流れを示 す．機能シミュレーションで動作が確認されたVHDL
ソースコードは，Synopsys
の論理合成 ツール（design_analyzer
）によってゲートレ ベルの回路へ変換される．論理合成には，VDEC
から提供されているEXD
セルライブラ リを使用した．論理合成の結果はEDIF
形式で 保存され，Avant!
のデータベース管理ツール （Milkyway
）で読み込まれる．Milkyway
は，EXD
セルライブラリとデザインとの結合を行 いAvant!
のデータベースに変換する．次に，EXD
セルライブラリをもちいて配置配線を行 う．配置配線には，Apollo
というツールを使う． 配置配線は，ロームの0.35
µm CMOS
テクノロ ジに基づいて自動的に行われる． 図11
設計の流れ一方，セルライブラリに存在しない部品は そのレイアウトから設計する必要がある． 部品設計には，
Cadence
のレイアウトエディタ をもちいた．設計は，トランジスタから行って も良いが，GDSII
形式でEXD
ライブラリを読 み込んでもちいてもよい．設計されたレイアウ トは，デザインルールチェックされた後にHSPICE
をもちいた動作検証が行われる．HSPICE
のモデルライブラリにはファンドリ から提供されたものをもちいている．期待した 結果が得られれば設計されたレイアウトはGDSII
形式でファイルに保存される． 自動配置配線されたプロセッサコアと手動設 計された部品は，Cadence
のレイアウトエディ タ上で結合される．このとき，電源やI/O
バッ ファも配置配線され最終的なレイアウトとな る．GDSII
で保存されたデザインはDracula
でデザインルールチェックが行われる． 今回は，量産化も視野に入れているので，テ スト用のBIST
（Build In Self Test
）回路の組 み込みも行った．２－６ 研究成果
図12
に，SCF
のレイアウトを示す．図中の 左に並んでいる素子がオペアンプ，中央がキャ パシタ，右端がアナログスイッチ群である．容 量比精度の特性は，容量の面積の平方根に反比 例して誤差が小さくなる． 今回は，チップ面積は大きくなるが，平面的 加工精度の誤差がシステマティックな容量誤 差とならないよう，容量比の大きい方に単位容 量を端数分だけ大きくして接続した．C の面積(174
×10
3 μm
2)
の割合は，全体の面積(394
×10
3 μm
2)
の約44
％になった． 図 12 SCF のレイアウト SCF はクロック信号を用いて動作する為，クロ ックラインからの伝播ノイズが問題となる．SCF
のレイアウトは寄生キャパシタを介して 伝播するノイズを低減する為，信号線のインピ ーダンスと，配線間容量も出来る限り小さくな るようにした．クロックラインとオペアンプの 距離は出来る限り広くとり，ガードリング拡散 層(n well)
を接続する電源ライン(VSS,GND)
を 分けている．また，基板(
サブストレート)
を介 して伝播されるノイズについてもノイズ源近 傍に基板と同じ導電型の拡散層を設け，ノイズ に敏感なオペアンプ等はガードリングで囲み， それらを低インピーダンスの固定電位に接続 した． 図13
に，評価用LSI
のチップレイアウトを示 す．チップサイズは4.9mm
角でアナログフロ ントエンドとディジタル回路の全てを搭載し ている．試作LSI
は，ROHM
社の0.35
μm
CMOS
プロセスを使用し，Cadence
のレイア ウトエディタ上で設計した．今回は，マルチプ ロジェクト方式を用いた試作でダイサイズが 選ぶことができないので 4.9mm 角に搭載してい る．量産試作では，3.9mm 角程度のダイに搭載 できるであろう．図
13
評価用チップレイアウト(4.9mm
角)
２－７ 今後の取り組み
量産に向け評価用 LSI の問題点を解決 した LSI のレイアウトも完成させた．しか し，LSI 完成後の課題として，量産へむけ た LSI 検査・選別の問題が浮上してきた． LSI の製造は，台湾や日本の専業メーカ（フ ァンドリ）に委託しても，アナログ回路の テストサービスを提供してくれない．この 問題は，業界全体の問題でもあり，業界を リードするためにも検査に関する研究を進 めす必要がある．第３章 本論（２）
３－１ 無線データ通信用モデムの
設計および試作
LSI
の評価
今回開発の混載 LSI としては，大きく分け てアナログ部分とディジタル部分に分かれ る．アナログ部分は，スイッチドキャパシ タ技術をベースにした多くのフィルタ類を 研究開発した．さらにその基礎技術を用い， 周辺アナログ回路をスマートにまとめあげ ている．スイッチドキャパシタの設計にお いては，新たな設計環境を整えなければな らず，多くの時間とお金を必要とした．し かし，それらをマスターすることにより， （株）AOR の将来での開発の自由度を一気 に高めることが可能となった． また，ディジタル部分は，従来の設計が 回路図ベースの ASIC から，ハードウエア ー記述言語を用いた設計へ切り替えた．そ れにより，将来の ASIC や FPGA の設計の 際の資産として残せるようになった．回路 方式や理論は，従来，㈱AOR で販売してい デジタル・コア FM復調 分周期 トムソン・LPF LPF (BE) LPF (BE) BPF TEG F-comp Level Detector gm-C Noise Sensor Slicer1 Slicer2るモデムチップをベースにしているが，混 載 LSI としてのブレークスルーが必要であ った． ここでは，大学との共同で開発したシス テム LSI を実際のモデムとして動作させ， 評価を行うことを目的とする．
３－２ プロジェクト全体における
本研究開発部分の位置づけ
研究（１）では，アナログ・ディジタル 技術を組み合わせて，実際に動作する混載 CMOS・LSI の試作を行った．研究（２） では，そのチップを使い実際の応用での動 作確認をするために，実験基板を作り，評 価を行った．基板上には，プロトコル部分 を処理するため今回開発分の AX25 ファー ムウエアーをインプリメントした H8・CPU 乗せている．３－３ 目的と目標
AOR では，長年にわたり無線を使ったデー タ通信機器（モデム）を作ってきた．機器 の小型化が進み，モデムとしての箱物から， 無線機自体に組み込んだ形に変化してきて いる．当社ではそれに対応して，他社に先 んじて，２チップからなるモデムチップセ ッ ト を 開 発 し ， 大 手 無 線 機 メ ー カ (KENWOOD など）に供給している．現状 のチップセットはディジタルの ASIC を使 っているため，アナログ回路を外部に組む 必用がありどうしても回路規模がおおきく なる問題点があった．そこで，次期チップ セットとして，アナログとディジタルを混 載した CMOS チップとしての開発が必要 となった．この研究をベースに，さらなる 商品化へ向けての開発を継続したい．３－４ 実験方法及び実験条件
実験は，購入した装置および既存のもの を使用して行った．図14
に測定方法の一 例を示す．測定基板（この例の場合SCF
） には，試作したLSI
が搭載されており， 各種計測器を用いてデータが収集され， 評価が行われた． 環境試験器（恒温恒湿漕）を用いて， 設計されたすべての回路の温度特性も測 定された． 測定機器の接続例 ・HP E3616A(DC 3.3V
入力)
・ADVANTEST R6144(Vref
＝DC 1.65V
入力)
・Agilent 33250A
・Le Croy 9210
・KEITHLEY 2001(multimeter)
・環境試験機ESPEC SH-220
図 14 SCF の測定回路３－５ 実験装置の概要
実験装置は，評価の内容に合わせて変更し た．図 15 は，無線システムとしての最終評 価基板，図 16 は評価システム構成の一例を 示している． 図 15 無線システム評価基板 図 16 評価システム構成例３－６ 実験結果
一部不具合があるものの，おおむね所定 の動作が得られた．この研究はこれで一旦 おわりとなるが，引き続き，今回の研究で 得られた基礎技術を元に新たな商品企画も 考えようと思っている．もちろん，今回の チップも商品化レベルまでさらに磨きをか け現状の２チップモデムを置き換えるもの にしたいと考えている． 3-6-1 BPF振幅‐周波数特性 図 17 に，HPF と LPF を縦続接続した BPF の振幅-周波数特性を示す．点線がシミ ュレーション結果，実線が測定結果である． 測定チップの個数は 60 個である． -40 -30 -20 -10 0 0.1 1 10 100 周波数 [Hz] 利 得 [d B] 実測値(平均値) シミュレーショ ン 値 図 17 振幅－周波数特性 図17
は，入力信号に振幅を300mV
P-P， 周波数を200Hz
～8kHz
の正弦波，サンプ リ ン グ ク ロ ッ ク を パル ス ジ ェ ネ レ ータ(Lecroy9210)
から入力し，マルチメータ(Agilent34401A)
より実効値(mV
RMS)
を測 定した時の結果である．この時，電源電圧 は3.3V
基準電圧は1.65V
，温度は25
℃一 定である．入力信号の振幅値を変化させた 場合，遮断周波数の3kHz
において，入力 信号の振幅が50mV
P-P の 時-4.09dB(
±3
σ=0.29)
，100mV
P-P の 時-4.11dB(
±3
σ=0.61)
，200mV
P-P の 時-4.11dB(
±3
σ=0.20)
，300mV
P-Pの時-4.15dB(
±3
σ=0.30)
と入 力信号の振幅値により特性に変化が現れた． 3-6-2 THD＋ノイズ 図18
は，入力信号が周波数1kHz
，振幅1V
P-Pの場合のBPF
出力をスペクトラムア ナライザ(agilent4395A)
で測定した結果で ある．入力信号源には，任意波形発生器(agilent33120A)
を使用した．図中の60
及 び120kHz
付近に発生しているスペクトラ ムは，離散時間動作回路特有の周波数変換 作用(sin(x)/x
ロールオフ)
によりサンプリン グクロック周波数周辺に発生する擬似信号 で あ る ． サ ン プ リ ング ク ロ ッ ク 周 波数(125kHz)
付近の擬似信号は，-50dB
程度あ り，第2
高調波とほぼ同じ大きさであった． 図19
は，入力信号周波数を1kHz
に固定 し，振幅を50mV
P-P(
実効値17.68mV
RMS)
～2V
P-P(
実効値0.71V
RMS)
まで変化させた 時のTHD+
ノイズ特性である．BPF
のTHD+
ノイズ特性は，入力電圧が1.8V
P-P(
実 効値0.63 V
RMS)
付近から急激に悪化してい る．これは，入力電圧値が大きくなるに従 い，第2,3
高調波に加え，サンプリング周 波数周辺に発生するイメージ(Image Tone)
が大きくなる為である．-120 -80 -40 0 0 20 40 60 80 100 120 140 周波数 [kHz] B PF 出 力 ス ペ ク ト ラ ム [d B V ] 図 18 BPF 出力スペクトラム 1.00 1.25 1.50 1.75 2.00 0 0.2 0.4 0.6 0.8 入力電圧 [VRMS] TH D + N [% ] 図 19 THD＋ノイズ特性対入力信号電圧
３－７ 研究成果
3-7-1 肩特性ばらつき コンデンサミスマッチの影響 図 20 は，肩特性のばらつきを解析する為 に，SC バイカット LPF のみ測定した結果 (振幅‐周波数特性)である． 図 21 に，遮断周波数での利得のばらつき を示す．棒グラフが実測値で，実線がシミ ュレーション結果である．シミュレーショ ンはモンテカルロ解析(繰り返し回数 100) により，コンデンサの値を相対的に σ＝2～ 5％でミスマッチさせた時の結果である． 実測値とシミュレーションを比較した結 果，シミュレーションでは-3.57dB(±3σ＝ 0.48～1.24)となったのに対し，実測値の平 均は-3.45dB(±3σ＝0.85)であった．この 結果より，3％程度のミスマッチが予想され る． 図 20 SC バイカット LPF の振幅－周波数特性 0 5 10 15 20 25 -3.8 -3.7 -3.6 -3.5 -3.4 -3.3 -3.2 -3.1 -3.0 利得 [dB] 頻 度 実測値 2% 3% 4% 5% 図 21 ヒストグラム スイッチサイズの影響 測定結果より，入力信号の振幅値の違い により遮断周波数における，平均値とばら つきに違いが生じた．これは，微小な入力 電圧の場合，キャパシタからの電荷の漏れ が，出力電圧へのばらつきに影響を与えて いると考えられる． 図22
は，スイッチサイズを変更し，スイ ッチ導通時のオン抵抗を変化させた場合の シミュレーション結果である．図12
は，LPF
に 振 幅 値 が 変 化 し た(50mV
P-P，100mV
P-P，1V
P-P)
正弦波を入力した場合の 振幅‐周波数特性である．図22(a)
は，試作 したSCF
で使用しているスイッチである． スイッチサイズは(W/L)
＝4
μm/0.6
μm, M
＝3
で，オン抵抗がおよそ0.3k
Ωである． 図22(b)
は，スイッチサイズが(W/L)
＝3
μm/2
μm, M
＝1
の時で，オン抵抗がおよそ4k
Ωでる．このシミュレーション結果より， スイッチのオン抵抗がSCF
の肩特性のば らつきに大きく影響を与える事がわかった． -18 -15 -12 -9 -6 -3 0 3 1 10 周波数 [kHz] 利 得 [d B] ideal 50mVp-p 100mVp-p 1Vp-p(a)
スイッチサイズ(W/L)
＝4
μm/0.6
μm, M
＝3
-18 -15 -12 -9 -6 -3 0 1 10 周波数 [kHz] 利 得 [ dB ] ideal 50mVp-p 100mVp-p 1Vp-p(b)
スイッチサイズ(W/L)
＝3
μm/2
μm, M
＝1
図22
肩特性ばらつき 3-7-2 DCオフセット電圧ばらつき 以下に，各構成ブロックのオフセット電 圧の測定結果についてまとめる．これらの データは，目的のシステムLSI
の性能は満 足しているが，まだまだ改善の余地はある．gm-C
アンチエリアスフィルタ ＠26
チップ測定 平均値24.9mV
３σ3.53mV @25°C
SCF
バンドパスフィルタ＠60
チップ測定 平均値13.04mV
3
σ11.76mV @25°C
平均値12.76mV
3
σ12.75mV @40°C
平均値16.56mV
3
σ11.01mV @60°C
周波数補正部＠20
チップ測定 平均値26.64mV
3
σ29.21mV @25°C
3-7-3 歩留まり このシステムLSI
の歩留まり(
アナログフ ロントエンドの特性を考慮せず)
は，50(
良品)/55(
試作数)
×100= 90.91%
であった．３－８ 今後の取り組み
今後，製造用のマスクを制作し，検査方 法の確立をしなければならない．通常，量 産準備に入る前に，LSI の詳細な評価作業 が必要になる．このために，まず，今回の 制作した評価ボードを使用し実機の環境変 動を想定した特性評価を行う．この結果に より，はじめて LSI の最終的な特性分布が わかり，最終的な歩留まりを見積もること ができる．第４章 装置
４－１ 委託費で購入した装置
装 置 の 名 称 機 能 ・ 形 状 DSP開発装置 アナログディバイセズのDSPソフト開発用の装置（ICE） 及び開発ソフト一式 ディジタルオシロスコープ 通信評価の際に重要なアイパターンなどを測定する． 恒温恒湿漕 LSIの温度・湿度試験 ソースメータ LSIの消費電力および性能測定 直流電圧・電源モニタ LSIの電圧電流特性試験 スーパーデジタルマルチメー タ LSIのDC特性の測定 伝送・反射テストセット LSIのAC特性の測定 RF信号発生器 無線信号の発生器 DSP開発装置 ディジタルオシロスコープソースメータ 恒温恒湿漕 スーパーデジタルマルチメータ 直流電圧・電源モニタ RF信号発生器 伝送・反射テストセット
