半導体ナノワイヤデバイスの新展開―縦型トランジスタ応用―

半導体ナノワイヤデバイスの新展開

——

縦型トランジスタ応用

——

冨岡

克広

_福井

_孝志

Advances in Semiconductor Nanowire-Based Vertical Transistors

Katsuhiro TOMIOKA

and Takashi FUKUI

あらまし 近年，ナノメートルスケールの直径を有した半導体一次元ナノ構造：ナノワイヤが次世代エレクト ロニクスのチャネル材料として注目を集めている．本論文では，有機金属気相選択成長法による III-V 族化合物 半導体ナノワイヤ成長について，シリコン基板上の集積技術を紹介し，垂直自立型ナノワイヤを用いた縦型トラ ンジスタの作製と，シリコン上の III-V 族化合物半導体ナノワイヤで形成される Si/III-V ヘテロ接合界面を利 用した縦型トンネル電界効果トランジスタ（Tunnel field-effect transistor: TFET）の作製について報告する． キーワード III-V 族化合物半導体，ナノワイヤ，縦型トランジスタ，有機金属気相成長法，トンネルトラン ジスタ

1.

ま え が き

シリコン金属

–

酸化物

–

半導体電界効果トランジス

タ（

Si metal-oxide-semiconductor field-effect

tran-sistor: Si MOSFET

）の微細化・高密度集積化によ

り，超々大規模集積回路（

Ultra-large scale Integrated

Circuits: ULSI

）におけるチップ当りの電力消費量の

急増が深刻な問題となり，個々のトランジスタ性能の

維持しながら低電力化を実現できる代替チャネル材

料・デバイス構造・スイッチング機構の探索とその集

積技術の確立が急務となっている

[1]

∼

[3]

．

Si

相補型

金属

–

酸化膜

–

半導体（

Complementary

Metal-Oxide-Semiconductor: CMOS

）技術では，微細化によるサ

ブスレッショルド漏れ電流の増大やショートチャネル

効果を抑制するため，

22 nm

ノードからフィン型ゲー

ト構造が採用され始め，スイッチング性能の更なる高

速化・低消費電力化へ向けた，電子移動度の高い

III-V

族化合物半導体が代替チャネル材料として注目されて

PRESTO, Japan Science and Technology Agency (JST), Kawaguchi-shi, 332–0012 Japan

††_{北海道大学大学院情報科学研究科及び量子集積エレクトロニクス研}

究センター，札幌市

Graduate School of Information Science and Technology, and Research Center for Integrated Quantum Electronics (RCIQE), Hokkaido University, Kita 13 Nishi 8, Sapporo-shi, 060–8628 Japan a) E-mail: [email protected]

いる．

III-V

族化合物半導体のうち

InGaAs

は，電子

の有効質量が小さく，電子移動度が大きいことから，

ひずみ

Si

チャネルを超える高移動度チャネル材料とし

て期待され，近年では，

Si

基板上に集積した

InGaAs

FinFET

も作製されている

[4]

．

立体ゲートトランジスタ構造のうち，サラウンディン

グゲートトランジスタ（

Surrounding-gate transistor:

SGT

）は，ゲートの電場がチャネルの全方位にわたっ

て印加されるため，

FinFET

と比較すると，更なる

ショートチャネル効果の抑制，サブスレッショルド漏

れ電流の低減，低電力スイッチ駆動が期待されるとと

もに，平面型

MOSFET

と比べチップ当りの占有面積

を小さくできる特徴をもつ

[5]

．

将来の

Si-CMOS

技術は，

III-V

族化合物半導体チャ

ネルを用いた

SGT

構造へと移行すると考えられるが，

Si

上の

III-V

族化合物半導体チャネルからなる

SGT

の

作製報告例は少なく

[6]

∼

[9]

，従来の

III-V MOSFET

と比較すると，トランジスタ特性に著しい性能向上は

見られていない．これは，

Si

上の

III-V

族半導体ヘテ

ロエピタキシャル成長技術や，三次元立体プロセス技

術について，多くの課題があるためである．

Si

プラッ

トフォーム上で

III-V

族化合物半導体からなる

SGT

を異種集積するためには，

Si

基板上の任意の位置に一

次元ナノ細線構造を作製する要素技術が必要であった

が，選択成長技術を応用することで，

Si

上においても

化合物半導体ナノ細線構造を任意の位置に集積できる

る．この物理限界を克服し，

60 mV/dec

以下の急しゅ

んな

SS

特性をもつスイッチ素子を実現した場合，ト

ランジスタ駆動電圧を理想的に

0.5 V

以下にすること

ができるため，トンネル

FET

（

TFET

）

[10]

∼

[14]

や

インパクト・イオン化

FET [15]

など，電荷の拡散機

構以外で動作するトランジスタの提案・作製が欧米を

中心に検討されている．

LSI

駆動電圧を

0.5 V

以下に

するためには，

SS

を

30 mV/dec

以下にする必要があ

るが，現状では，

60 mV/dec

以下の伝達特性を示すト

ランジスタの報告例は少ない

[16]

∼

[18]

．

本 論 文 で は ，最 初 に 有 機 金 属 気 相 選 択 成 長 技 術

と，

Si

上の

III-V

垂直自立型ナノワイヤ（

nanowires:

NWs

）アレーの選択成長技術を紹介し，

InGaAs

ナノ

ワイヤチャネルからなる

SGT

素子構造の作製と評価

と，

InGaAs/InP/InAlAs/InGaAs

コアマルチシェル

（

core-multishell: CMS

）構造による，表面パッシベー

ションと変調ドープ構造の形成を用いたトランジス

タ特性の性能向上技術

[19], [20]

について述べたあと，

Si/III-V

族ヘテロ接合界面を用いた縦型

TFET

につい

て報告し，

SS

特性の急しゅん化の課題について述べる．

2. Si

上の

III-V

ナノワイヤ選択成長

筆者らは，

III-V

族化合物半導体ナノワイヤの作製

技術に有機金属気相選択成長法を用い，ナノワイヤ

の形成機構には垂直ファセット成長機構を利用してい

る

[20]

．半導体ナノワイヤ形成における選択成長法の

一つ目の特徴は，位置制御が可能になるだけでなく，

成長温度や供給原料分圧などの成長条件を調整するこ

とで，ナノワイヤの成長方向を動径方向と垂直方向に

制御できる点にある．

二つ目の特徴は，表面処理技術を工夫することで，

Si

基板上のような格子不整合系においても，垂直配向

した

III-V

族化合物半導体ナノワイヤを集積できる点

にある

[21], [22]

．図

1

に

Si

基板上の

InAs

ナノワイヤ

成長結果を示す．

InAs

ナノワイヤは一般に

<111>B

方向に成長するため，

(111)B

表面上で垂直方向に配

向したナノワイヤ構造が得られる．一方，

Si(111)

面

Pro-cedures for selective-area growth. (b) Typical growth result of vertical InAs nanowires on Si(111) substrate. The diameter of the nanowire is 20 nm.

上では，化合物半導体の極性に対して，四つの等価な

[111]B

方向が存在する．これにより，

InAs

ナノワイ

ヤは，

Si(111)

面に垂直な

<111>

方向と，基板表面

から

19

.6

傾いた三つの等価な

<111>

方向に成長す

る．半導体ナノワイヤの幾何的な利点を応用し，高集

積化を実現するためには，成長基板表面から斜めに成

長した構造は利用できない．そのため，この斜め方向

のナノワイヤ成長を完全に抑制する必要があった．こ

の課題に対して，筆者らは

InGaAs

成長前の

Si(111)

表面原子配列を

As

原子で置換し，

(111)B

面と等価な

表面原子配列にすることで，

Si

上の

InAs

垂直ナノワ

イヤの位置制御を実現した．図から，

Si

基板上におい

て，垂直配向した

InAs

ナノワイヤが均一に成長して

いることが分かる．ナノワイヤの形状は，直径

20 nm

，

高さ

450 nm

で，

{1-10}

垂直ファセットと

(111)B

面

に囲まれた六角柱構造を有していることが分かる．成

長方向は

<111>B

方向で，チャネル輸送は，

{1-10}

面上に

<111>

方向に生じる．

n

型ドーピングは，ナ

ノワイヤ成長中にモノシランガス（

SiH

）を導入する

ことで行った．

3. Si

上の

III-V

ナノワイヤ選択成長

3. 1 SGT

構造作製工程

図

2

に垂直ナノワイヤ

SGT

構造の作製工程を示

す．

SA-MOVPE

法で作製した

In

Ga

As

ナノワ

イヤ（直径

90 nm

，高さ

1.2

μm

）について

[

図

2 (a)]

，

アルカリ水溶液で表面エッチングを行った後，原子

層堆積（

Atomic layer deposition: ALD

）法により

Hf

Al

O

ゲート酸化膜を堆積した．

ALD

法で

図 2 ナノワイヤ SGT 作製工程

Fig. 2 Device fabrication processes: (a) InGaAs NW growth. (b) Atomic layer deposition of Hf0.8Al0.2Oxand sputtering of W-gate metal. (c) spin-coating of BCB polymer. (d) RIE of BCB, gate oxide and W metal. (e) Spin-coating of BCB and RIE etch back for electri-cal separation layer formation. (f) Drain and source metal evaporation.

TMAl

）供給を

0.015

秒，窒素（

N

）インタバル

5

秒

間を計

1

パルスとして，ゲート酸化膜直前に，これを

8

パルス供給することで，

Al

原子による

InGaAs

表面

清浄を行った後にゲート酸化膜を堆積した（図

2 (b)

）

．

ゲート酸化膜は，

10

∼

20 nm

とした．

Hf

Al

O

の

誘電率は有効媒質近似から

20.3

であり，実効的酸化

膜厚（

Effective Oxide Thickness: EOT

）は

1.86

∼

3.72 nm

である．

次に，

RF

プラズマスパッタリング法によりゲート

電極のタングステン（

W

）を

100 nm

堆積した．

RF

プ

ラズマスパッタリング法では，ナノワイヤの側壁全面

にゲート電極が堆積される．その後，低誘電率ポリマ

（

Benzocyclobutene: BCB

）樹脂により，ナノワイヤ

試料全体を包埋した（図

2 (c)

）．

BCB

樹脂は，

90

C

で

5

分間脱肪乾燥をした後，

N

雰囲気中で

280

C

，

1

時間アニールした．次に，反応

性イオンエッチング（

Reactive Ion Etching: RIE

）で

BCB

樹脂，

W

ゲート電極，

Hf

Al

O

ゲート酸化

膜を同時にエッチングした（図

2 (d)

）．

RIE

のエッチ

ング時間で，ゲート長

(L

)

を調整することができ，

L

= 200 nm

とした．また，ゲート・ドレーン間距離

(L

)

はおよそ

1

μm

である．

RIE

工程後，ゲート電極とドレーン電極を分離する

ため，

BCB

樹脂で試料を再度コーティングし，

RIE

によりナノワイヤの頂上部を

BCB

から露出させた

[

図

2 (e)]

．これは，ドレーン電極と接触させるため

である．その後，電子線（

Electron-beam: EB

）蒸着

法によりドレーン電極に

Ni/Ge/Au/Ni/Au

，ソース

電極に

Ti/Au

を堆積し，縦型

SGT

構造を作製した

Fig. 3 Chatacterization of nanowire/gate-oxide interface: (a) Capacitance-voltage curve of the SGT struc-ture with a variation of frequency. Inset is a rep-resentative SEM image showing SGT structure. (b) Gate-leakage current curve with a variation of EOT. Adopted from [20].

（図

2 (f)

）．最後に

N

雰囲気，

420

C

で

100

秒間ア

ニールを行った．

3. 2 InGaAs SGT

のキャパシタンス特性とゲー

ト漏れ特性

図

3 (a)

，

(b)

に

InGaAs

ナノワイヤ

SGT

構造のキャ

パシタンス（

C-V

）特性とゲート漏れ（

I

-V

）特

性をそれぞれ示す．

C-V

測定は，素子構造の

BCB

，

SiO

，

Si

基板による寄生容量を避けるために，ドレー

ン電極を接地，ソース端を開放し，ゲート電圧

(V

)

を

印加した．周波数は

100 kHz

∼

1 MHz

とした．図

3 (a)

から，周波数の変化に対する，蓄積領域におけるゲー

ト容量の変位は

4%

程度と非常に小さく，周波数変化

によるフラットバンド電位シフトがないことが分か

る．また，図

3 (b)

の

I

-V

特性では，

EOT

の変化

に対して，

I

は

10

∼

10

A/cm

程度と，従来の

図 4 InGaAsナノワイヤ SGT のスイッチング特性 [20] Fig. 4 Switching properties of InGaAs nanowire-SGT: (a) Transfer properties. ID was normal-ized by using a number of InGaAs nanowires and outer perimeter of the gate. (b) Out-put characteristic. (c) SS and DIBL with a variation of EOT. VDS = 0.50 V. Adopted

from [20].

クタンス（

G

）は

V

= 1

.00 V

のとき

160

μS/μm

であり，これらのトランジスタ特性は，従来の

Si

上

の

III-V

ナノワイヤ

SGT

特性よりも良好な特性を示

している

[6]

∼

[9]

．しかし，

V

= V

= 1

.00 V

にお

ける

on

電流は，

100

μA/μm

，

V

= V

= 0

.50 V

における

on

電流は，

40

μA/μm

であり，次世代

Si-MOSFET

の性能指標と比べると，

on

電流や

G

が

小さく，性能向上のため，更なる改善が必要であるこ

とが分かる．

図

4 (c)

は，

EOT

に対する

InGaAs SGT

の

SS

と

DIBL

の変化である．図から，

SS

，

DIBL

は平均値

82 mV/dec, 48 mV/V

で

EOT

の変化に対して，ほぼ

一定となる．

SS

が

EOT

の変化に対して一定になる

のは，

HfAlO

/InGaAs

界面準位密度が

EOT

の変化

に対して一定であるためである．また，

DIBL

が一定

となるのは，

L

が長いためと考えられる．これは，

出力特性でピンチオフを示さないことからも明らかで

ある．以上から，

InGaAs SGT

の更なる性能向上の

指針として，

InGaAs

ナノワイヤチャネル自体の工夫

と，

L

のスケーリングに着目した．

4.

コアマルチシェルナノワイヤチャネル

4. 1 InGaAs CMS

ナノワイヤチャネル

前 章 の

InGaAs

ナ ノ ワ イ ヤ チャネ ル

SGT

特

性 か ら ，図

5

に 示 す

InGaAs/InP/InAlAs/

δ-dope

InAlAs/InAlAs/InGaAs CMS

ナノワイヤを設計し

た．

SA-MOVPE

法の特徴は，横方向成長モードで

あり，ここでは，この特徴を利用しコアの

InGaAs

ナノワイヤの側壁に変調ドープ構造からなる高移動

度トランジスタ（

High-electron mobility transistor:

HEMT

）構造を成膜する．コアの

InGaAs

ナノワイ

ヤはノンドープ層でキャリヤ密度は

1

× 10

_cm

である．

InP

シェル層は，バリア層，

InAlAs/

δ-dope

InAlAs/InAlAs

シェル層は，電子供給層，最表面の

InGaAs

キャップ層は，図

3 (a)

で得られた酸化膜

/

半

導体界面特性を維持しながら，ゲート制御性を得るた

図 5 InGaAs/InP/InAlAs/InGaAs CMSナノワイヤ [20]：(a) 構造模式図，(b) 一次元ポアソン・シュ レーディンガ方程式によるバンド構造の計算 Fig. 5 InGaAs/InP/InAlAs/InGaAs CMS nanowire:

(a) Illustration of designed structure. (b) Band-diagram of the CMS nanowire by 1D Poisson-Schr¨odinger equation, suggesting con-finement of carrier wave function in InGaAs nanowire at VDSof 0.50 V. Adopted from [20].

ンガー方程式による

CMS

層の伝導帯とキャリヤの波

動関数，フェルミ準位をシミュレーションした結果で

ある．ここでは，

V

= 0

.50 V

とした．

V

を印加す

ると，キャリヤの波動関数は，コア

InGaAs

ナノワイ

ヤ表面近傍に閉じ込められることが分かる．

V

= 0 V

の場合は，最表面

InGaAs

シェル層にキャリヤが閉じ

込められるが，ドレーン電極と電気的に分離している

ため，電流に寄与しない．これらの

V

に対するキャ

リヤ波動関数の振舞いから，ここで設計した

InGaAs

CMS

ナノワイヤは，ノーマリーオフ型

HEMT

構造

を形成できることが分かる．

図

6

に

InGaAs/InP/InAlAs/

δ-dope InAlAs/

InAlAs/InGaAs CMS

ナノワイヤの作製結果を示す．

図

6 (a)

から，

CMS

ナノワイヤの直径は

180 nm

，高

さは

1.2

μm

である．図

6 (b)

∼

(d)

に，ナノワイヤ

断面の高角度散乱暗視野走査

TEM

（

High-angular

annular dark-field scanning TEM: HAADF-STEM

）

像と，エネルギー損失分光（

Electron Energy-Loss

Spectroscopy:

EELS

）法 に よ る ，

Ga/Al/P

元 素

の複合マッピング（図

6 (c)

）と

Al

元素マッピング

（図

6 (d)

）を示す．図から，

InGaAs

ナノワイヤの側

壁に

InP/InAlAs/InGaAs CMS

層が形成されている

ことが分かる．更に，

Al

元素分布から，ナノワイヤの

六角柱の頂点に

Al

原子が偏析していることが分かり，

六角柱の頂点にそれぞれ

Al-rich InAlAs

が形成されて

いることが明らかになった．これらから，今回作製した

InGaAs CMS

ナノワイヤは，

Al-rich InAlAs

層で分離

された

6

面の

HEMT

層で構成されていると考えられる．

4. 2 InGaAs CMS SGT

の素子特性

図

7 (a)

，

(b)

に

InGaAs CMS

ナノワイヤの出力特

図 6 InGaAs/InP/InAlAs/InGaAs CMSナノワイヤ 作製結果 [20]

Fig. 6 Growth results of InGaAs/InP/InAlAs/ InGaAs CMS nanowire: (a) SEM image show-ing vertical InGaAs CMS nanowires on Si. (b) HAADF-STEM image exhibiting repre-sentative cross-section of the CMS nanowire. (c), (d) EELS elemental mapping images for mixing Ga, Al, and P. (c), Al (d). Adopted from [20].

性と伝達特性を示す．作製工程は，図

2

と同様で

RIE

エッチング工程によって，コアとなる

InGaAs

ナノワ

イヤを選択的に露出することで，

CMS

と電気的に分

離し，ドレーン電極を形成した．また，

L

は

200 nm

，

L

は

50 nm

とした．図

7 (a)

から，

SS

特性は，室温

で

75 mV/dec

となり

MOSFET

の理論限界に近い値

を示した．また，

DIBL

は

35 mV/V

，

on/off

比は

10

，

オフ電流は

10 pA/

μm

以下になった．また，図

7 (b)

の出力特性から，

V

= 0

.40 V

の

n

型エンハンスメン

トモード（ノーマリオフ）スイッチング特性を示すこ

とが分かる．また，

L

を

50 nm

に縮小することで

良好な飽和領域を有した出力特性が得られ，オン電流

は

V

= V

− V

= 0

.50 V

のとき，

0.45 mA/

μm

になることが分かる．

図

7 (c)

に

V

= 0

.50 V

における

InGaAs

ナノワ

イヤチャネル，

InGaAs/InAlAs CS

ナノワイヤチャネ

ル，

InGaAs/InP/InAlAs/InGaAs CMS

チャネルの

相互コンダクタンス曲線を示す．図中

μ

は，

C-V

曲線と

G

から算出したそれぞれのナノワイヤチャ

ネルの電界効果移動度である．図

7 (c)

から，

InGaAs

CMS

ナノワイヤ

SGT

の

G

は

1.42 mS/

μm

となり，

図 7 InGaAs CMSナノワイヤ SGT のスイッチング特 性 [20]

Fig. 7 Switching bahavior of InGaAs CMS nanowire SGT: (a) Transfer properties. (b) Output characteristic. VT is 0.40 V. (c) Compar-ison of transconductance, Gm for InGaAs nanowire, InGaAs/InAlAs CS nanowire, InGaAs CMS nanowire with LD-G of 1µm, and InGaAs CMS nanowire with LD-G of 50 nm. Adopted from [20].

L

を微細化することで，

G

が大幅に改善され，

InGaAs

ナノワイヤ

SGT

の

G

に対して，およそ

14

倍に増大することが明らかになった．また，

InGaAs

ナノワイヤチャネル

SGT

の

μ

が

1060 cm

/Vs

に

対して，

CMS

ナノワイヤチャネル構造による

μ

は，

およそ

7030 cm

_/Vs

となる．

（

CMS

ナノワイヤチャ

を通して，

Si

基板上の

III-V

ナノワイヤの選択成長及

び成長方向の制御技術を確立してきたが，この過程で

Si/III-V

族化合物半導体ナノワイヤの異種接合界面に

生じるバンド不連続性がデバイス特性に大きく影響す

ることが分かり，中にはデバイス応用に有利な特性を

もつような接合界面が自然に形成されることが分かっ

てきた．例えば，

Si/InAs

ナノワイヤの異種接合界面

については，従来格子不整合が非常に大きく（

11.6%

）

，

高密度の転位・欠陥を生じるため界面として機能する

ことはなかったが，選択成長法により接合界面に生じ

る転位・欠陥の発生を抑制した

p-Si/n-InAs

ナノワイ

ヤの接合界面は，

staggered Type-II

バンドに近いバ

ンド不連続性を示すことが分かっている

[13], [14]

．こ

の界面を従来の化合物半導体ヘテロ接合のように機能

化することで新しいデバイス原理に応用することがで

きると考え，それらを利用した

Si/InAs

ナノワイヤト

ンネル

FET

の開発を構想した．

5. 1 Si/InAs

ナノワイヤ界面の電気特性

図

8

に，

Si(111)

基板上の

InAs

ナノワイヤアレーの

電気特性を示す．縦型二端子構造は，低誘電率ポリマー

（

Benzocyclobutene: BCB

）樹脂により，ナノワイヤ

試料全体を包埋したあと，反応性イオンエッチング

（

Reactive Ion Etching: RIE

）で

BCB

樹脂をエッチ

ングし，露出したナノワイヤについて，

Ti/Al/Ti/Au

多層膜，裏面

Si

基板に

Ti/Au

電極を蒸着することで，

二端子構造とした．測定は，

Si

基板側を接地してい

る．それぞれのナノワイヤの直径は，およそ

90 nm

で

あり，一つの電極におよそ

256

本の

InAs

ナノワイヤ

が並列に接続されている．図

8 (a)

の電流は，ナノワ

イヤの断面積と本数で規格化し，電流密度とした．

作製した

InAs

ナノワイヤは，

n

-InAs

（

1200 nm

）

/

undoped InAs

（

200 nm

）縦接合を有し，それぞれの

キャリヤ密度は

1

× 10

_cm

_，

₂

_{× 10}

_cm

_であ

る．

p

-Si(111)

基板の不純物密度は，

3

× 10

cm

である．図

8

から，順方向バイアス条件で，整流特性

（ダイオード係数

3.3

）

，逆方向バイアス条件で，

Zener

電流が出現していることが分かる．これは，

Si/InAs

図 8 InAsナノワイヤ/Si 界面の電気特性：(a) I-V 特性， (b)一次元ポアソン・シュレーディンガー方程式に よるバンド構造の計算結果

Fig. 8 Electrical properties of InAs nanowire/Si het-erointerface: (a) I-V curve, (b) band dia-gram calculated by 1-dimensional Poisson-Schr¨odinger equation.

ヘテロ接合界面において，図

8 (b)

に示すようなバン

ド不連続性を生じることを示している．

5. 2 Si/III-V

ヘテロ接合界面

TFET

ナノメートルスケールの結晶成長技術を用いると，

従来の

Si/III-V

ヘテロエピタキシアル成長技術におけ

る課題，格子不整合や熱膨張係数の差，アンチフェーズ

ドメインの形成を解消することができる．更に，ミス

フィット転位や結晶欠陥の少ない，理想的な

Si/III-V

ヘテロ接合界面を形成することができ，図

8 (b)

のよ

うなバンド不連続性が自然形成される．筆者らは，こ

のヘテロ接合界面のバンド不連続性を利用した

TFET

を着想した．図

9

にその構造を示す．

図

9 (a)

，

(b)

は，

Si(111)

面上で

III-V

ナノワイヤ

をチャネル・ドレーン層とする縦型

TFET

である．こ

の構造は，ゲート構造をサラウンディングゲート構造

にすることで，オフ漏れ電流を抑制し，スイッチング

機構に

Si/III-V

ヘテロ接合界面で生じるトンネル輸送

を利用する素子構成になる．図

9 (a)

は，正のゲート電

圧

(V

)

印加で

on

状態，図

9 (b)

は，負の

V

印加で

on

状態になる構造である．図

9 (c)

，

(d)

は，

Si(100)

図 9 III-V/S接合界面によるトンネル FET: (a)，(b) 垂 直自立型半導体ナノワイヤによるトンネル FET 構 造の概略図．(c)，(d) Si(100) 面上で，III-V/Si バ ンド不連続性を利用する場合の構造概略図． Fig. 9 Device concepts of TFET using III-V/Si

heterojunction: (a) Vertical type n-TFET, (b) Vertical type p-TFET, (c) Lateral n-TFET, (d) Lateral p-TFET

面で

III-V

ナノワイヤをソース層とする

TFET

であ

る．この構造では，チャネル層となる

i-Si

層の一部を

異方性エッチングなどで

{111}

面を形成し，選択成

長で

III-V

ナノワイヤをソース材料として形成する．

Si

側のゲート領域で，

Si/III-V

ヘテロ接合界面で生

じるトンネル輸送を制御する構造である．この素子

構造は，ソース材料に

III-V

ナノワイヤ選択成長を用

い，

Si-CMOS

プロセスの前工程に選択成長を用いる

だけで，従来の

Si-CMOS

集積技術と整合性を維持す

る素子構成としている．ここでは，

Si/III-V

ヘテロ接

合界面が

TFET

として，機能することを実証するた

め，図

9 (a)

の縦型

TFET

の作製を行った．作製工程

は，図

2

の工程を一本のナノワイヤに対して行った．

図

10 (a)

，

(b)

に作製した

Si/InAs

ヘテロ接合界面を

用いた縦型

TFET

の模式図と作製結果を示す．

InAs

ナ

ノワイヤの直径は

90 nm

，

L

= 200 nm

，

t

= 20 nm

とし，単一の

InAs

ナノワイヤについて，図

10 (a)

に示

すような素子構造を作製した．図

10 (b)

に示すように，

図 10 InAs/Siへテロ接合トンネル FET の素子特性： (a)縦型 TFET の模式図．L_Gはゲート長，t_ox はゲート酸化膜厚．LG= 200 nm，tox= 20 nm とした．(b) TFET 作製工程図 4 (d) の SEM 像， (c)室温における伝達特性，(d) 出力特性 [14] Fig. 10 Device characteristics of proto-type TFET

using InAs nanowire/Si heterojunction: (a) Illustration of the TFET. (b) SEM im-age of the SGT structure. (c) Transfer char-acteristic (d) Output property. Adopted from [14].

ゲート電極・酸化膜が

InAs

ナノワイヤの側壁にラップ

状に堆積されていることが分かる．図

10 (c)

，

(d)

に伝

達特性と出力特性を示す．測定は，

p

-Si(111)

基板側

をソース端子，

n

-InAs

ナノワイヤをドレーン端子と

した．

Si/InAs

ヘテロ接合界面を含む

p-i-n

接合に対し

て，正の

V

が逆方向バイアスになる．図

10 (c)

から，

逆方向バイアス条件下で，ドレーン電流

I

が

V

で変

調を受け，スイッチング特性を示すことが分かる．これ

は，ゲート電圧によって，

Si/InAs

ヘテロ接合界面で生

じるトンネル輸送過程が変調を受けていることを示し

ている．

I

のオン・オフ比（

I

/I

）が

7

×10

，

SS

特性は

116 mV/dec

（

V

= 0

.05 V

）であり，

V

を

0.50 V

まで大きくすると，

SS

特性は

104 mV/dec

まで

小さくなることが分かった．これらの実験値は，

InAs

からなる

TFET

のシミュレーション結果よりも良好で

あるが，

SS

特性は依然として，

60 mV/dec

以上である．

5. 3

サブスレッショルド特性の改善

図

10

では，

pin

接合に対して，逆方向バイアス条

件でスイッチング特性を示す素子を作製した．これ

は，逆方向バイアスにおいて，

Zener

トンネル電流が

変調を受けていることを示しているが，トンネル電流

を用いているにもかかわらず，

SS

が

60 mV/dec

以上

nanowire/Si heterojunction: R1 is contact resistance, R2 is channel resistance, and R3 is band-offset resistance in InAs/Si hetero-junction.

になっている．ここでは，

Si/III-V

ヘテロ接合界面型

TFET

の

SS

特性の急しゅん化について検討する．

トランジスタの電流について，トンネル輸送機構を

利用する場合，伝達特性における

SS

係数は，

V

と

V

の関数になる

[3]

．したがって，

TFET

の

SS

特

性急しゅん化には，トンネル輸送を生じる領域に，よ

り大きな電界が

V

で印加され，より小さな

V

で

トンネル電流が変調を受けるような構造にする必要が

ある．これは，主にトランジスタの素子抵抗に大きく

依存し，素子構造の抵抗成分の最適化が重要になる．

Si/InAs

ヘテロ接合界面を利用した縦型

TFET

の場

合には，図

11

に示す三つの直列抵抗成分がある．

(i) R1

は，接触抵抗成分であり，急しゅんな

SS

特

性を得るためには，より小さな

V

でヘテロ接合界

面に印加される電場が大きくなる必要がある．した

がって，

R1

は，最小にする必要がある．ここでは，ド

レーン電極被覆面積を広くすることで，接触抵抗の低

減化を行った．

(ii) R2

は，真性層

III-V

ナノワイヤの抵抗成分で

ある．

V

からの電場が，真性層やヘテロ接合界面

で大きくなるには，真性層

III-V

ナノワイヤの抵抗が

大きくなる必要があり，これは，真性層の不純物密度

を小さくすることで可能となる．しかしながら，有

機金属気相成長における

InAs

成長では，有機金属由

来の炭素原子が不純物として混入し，結晶成長炉の

清浄度に強く依存し，ノンドープ成長でキャリヤ密度

は

10

–10

cm

になることが分かっている．その

ため，今回は抵抗成分

R2

について最適化は行ってい

ない．

(iii) R3

は

Si/InAs

接合界面のバンド不連続性によ

る抵抗成分である．

V

，

V

からの電場を接合界面

に印加するためには，界面の抵抗成分を高くすること

が重要である．一般に格子不整合系の結晶成長では，

格子不整合度に依存してミスフィット転位が形成され

る．このミスフィット転位は，ヘテロ接合界面で欠陥

準位を形成し，

Si/InAs

ヘテロ接合界面のトンネル電

流は，これらの欠陥準位を介したトンネル輸送過程で

あることが明らかにされている．よって，ヘテロ接合

界面に印加される電場を大きくするためには，接合界

面で形成されるミスフィット転位の数を少なくし，高

抵抗化することが重要になる．

6.

む す び

有機金属気相選択成長法によるシリコン基板上の

III-V

族化合物半導体ナノワイヤ集積技術と縦型サラ

ウンディングゲートトランジスタ（

SGT

）の作製と評

価，

SGT

特性の大幅な性能改善技術について報告し

た．更に，

InAs

ナノワイヤ集積技術と

Si/III-V

ヘテ

ロ接合界面を利用した

TFET

の提案と，

Si/InAs

ナ

ノワイヤヘテロ接合界面縦型

TFET

の試作，素子構

造の最適化・急しゅんな

SS

特性を得るための設計指

針について述べた．本論文では，

III-V

族化合物半導

体ナノワイヤの縦型トランジスタの潜在性を紹介し

たが，これらの素子の実用化，特に

CMOS

応用のた

めには，縦型

SGT

では，

(i) p

チャネル素子の作製，

(ii) n/p

チャネル素子の一括集積技術の確立，

(iii)

論

理回路の試作，

(iv)

素子性能のばらつきの評価と起源

の同定が課題である．また，近年縦型

FET

の高周波

デバイス応用も検討され始め

[24]

，

Si

集積回路上の無

線送・受信機の異種集積技術の進展も今後重要な課題

である．

TFET

応用では，

(i) Si(100)

への異種集積技

術や，

(ii) p

チャネル

TFET

の作製，

(iii)

ドレーン電

流の高電流化など課題が山積している．今後は，これ

らの課題に加えて，

CMOS

技術と整合性の良い技術

群の進展が望まれる．

謝辞 本研究は，日本学術振興会の科学研究費補助

金特別推進研究（平成

18–22

年）及び科学技術振興機

構のさきがけ（平成

21–24

年）により行われた．また，

本研究について，有益な議論を頂いた北海道大学大学

院情報科学研究及び量子集積エレクトロニクス研究セ

ンターの本久順一教授，原真二郎准教授，北海道大学

大学院情報科学研究科，博士課程吉村正利氏に深く感

謝致します．

文

献

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福井 孝志 （正員）