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Recent Our Activities in Si FET Research

Hiroshi Iwai

November 3, 2009

Tokyo Institute of Technology

IIT Madras, India

International Students

International Students

Asia 847

Europe 78

North America

12

South America 24

Oceania 5

Africa 16

Total 982

Country

Students

China

403

S. Korea

130

Indonesia

64

Thailand

55

Vietnam

60

Malaysia

28

(As of May. 1, 2005)

岩井研メンバー

博士

研究員

岩井洋

筒井一生

服部健雄 名取研二

Parhat Ahmet角嶋邦之

教授

准教授（共同研究）

客員教授

特任教授

助教

助教

ﾍﾝﾄﾞﾘｱﾝｼｬｰ・ｻｳｯﾃﾞｨﾝ

宋在烈

川那子高暢

佐藤創志

幸田みゆき

ﾀﾞﾘｳｽ・ﾊｻﾝｻﾞﾃﾞ

細田亘

又野克哉

博士

課程

ﾐﾗﾝ・ﾍﾞﾗ

Maimaitirexiati Maimaiti Abudukelimu Abudureheman

小林勇介

筒井研 D3

（2009年04月1日現在）

杉井信之

連携教授

西山彰

連携教授

冨田隆治

修士

課程

新井英朗

李映勲

中山寛人

船水清永

Mokhammad Sholihul Hadi

小柳友常

小澤健児

神田高志

澤田剛伸

茂森直

登

向井弘

樹

スタッフ

学部

来山大祐

松本昭子

辛川美琴

西澤 正子

佐々木雄一朗

D3 筒井研 M2

横田知之

筒井研 M2

星野憲文

筒井研 M2

横手義智

舘喜一

D3 D3 D3

下村浩

D2 D2 D2 D1 D1 D1 _{M2 M2 M2 M2} M2 M2 M1 M1 M1 M1 M1 M1 M1 M1 B4 D3

岩井研究室 ~

Iwai Lab.~

Welcome to Iwai Lab.

総合理工学研究科 物理電子システム創造専攻 岩井研究室 当研究室では、シリコンをベースとした集積回路のデバ イス技術、特に素子超微細化や集積回路限界の探査、研 究や、新材料や三次元トランジスタ構造のシリコン集積回 路への導入を行っています。さらにエマージング技術とし てゲルマニウムやCNT(カーボンナノチューブ)デバイスの 検討などを行っています。

LSI（Large scale Integrated Circuit,大規模集積回路)の最初の製品とみなされ るIntelの1k bit DRAMが製造されてから30年近くになりますが、この間にLSIは実 に長足の発展を遂げ、高度な計算を行い動作や情報を制御する中枢部品としてあ りとあらゆる機器に用いられるようになってきました。

最近のMobile Telephone, Mobile PC, ひいてはインターネットの爆発的な普及も 軽量、小型、低消費電力で極めてきたことによるものです。 今後更にこの文明飛躍的な発展を遂げて、近い将来人間の知性、感性の機能を代 行する機器が出現することが大いに期待されます。 これはこれからの高齢化社会で予想される労働人口不足、老人介護人口不足な どの状況のもとで、各人が平等にある程度以上の生活レベルを教授できるために は行く行くは超えなければならないハードルであると考えますが、何れにせよこれを 実現するためには現状のものから何桁も性能の高い機器の実現が必要であると考 えられており、まずはハードとしてのLSIの発展が今後何十年かにわたって継続し ていくことが必要条件のひとつとも考えられています。 さて、LSIの発展はトランジスタを中心としたLSI中の素子の縮小化によってなされ てきましたが、トランジスタの縮小化の限界がどこにあるかが重要な疑問としてク ローズアップされてきます。この流れが今後も続くとすると2005年頃にはゲート長 が30nmとなり、更に今世紀の半ばにはゲート長はシリコン結晶中の原子の間隔で ある0.0003μm(即ち3Å)となる計算となります。この寸法辺りが原子を用いてトラ ンジスタを形成する限りにおいて究極的な限界と考えられますが、このようなゲート 長のトランジスタが動作するかどうかは甚だ疑問であると思われており、経済的要 因からはもう少し大きいところとも言われています。 研究テーマとしてはCMOS LSIの素子微細化の限界を見据えて、今後のLSIが ハード、ソフトの両面から継続して発展していくためにはどういう技術を開発していく べきかを考えつつ、まずは微細シリコントランジスタ微細の特性研究、微細化限界 とその打破（高誘電体ゲート絶縁膜などの新材料の導入、構造の改良等など）の研 究などから手を染めていきたいと考えています。またその後のポストスケーリング 時代に対応した、エマージング技術として、ゲルマニウムやシリコンナノワイヤート ランジスタ、CNT(カーボンナノチューブ)デバイスの研究を行っていこうと思っていま す。また、成果をできるだけ広く産業界に使っていただき、社会に貢献すること目指 しており、産学連携と国際協力を研究の基本としています。 国際連携先： グルノーブル工科大学、LETI(フランス)、台湾交通大学 他多数 産学連携： SELETE、東芝、日立、アルバック、アルバックファイ、UJT

ご挨拶

最近の研究テーマ

Siデバイスの重要性

現代社会： 生産、金融、運輸、医療、行政などの社会機構 インターネット、i-mode、Bluetooth、携帯電話、 カーナビ、 ゲーム、自動車、航空機、製造装置などの全ての 機器、 CD、DVDなどの娯楽 Si集積回路による管理・制御無くしてこれらは有り得ない 近年のSiデバイスの驚異的な発展 数千万個−数億個のトランジスタ集積 MPUのクロック周波数 3GHz SiGeバイポーラのfT300GHz以上 素子の微細化 （100年間で100万分の１に！） 1900 1950 1960 1970 2000 真空管 トランジスタ IC LSI ULSI 10 cm cm mm 10 µm 100 nm 微細化: キャパシタンス減少 消費電力減少 高速化 高集積化 多機能化、並列処理 機能、速度あたりのコスト、電力削減 高速化 素子の微細化 （100年間で100万分の１に！） 1900 1950 1960 1970 2000 1900 1950 1960 1970 2000 真空管 トランジスタ IC LSI ULSI 真空管 トランジスタ IC LSI ULSI 10 cm cm mm 10 µm 100 nm 10 cm cm mm 10 µm 100 nm 微細化: キャパシタンス減少 消費電力減少 高速化 高集積化 多機能化、並列処理 機能、速度あたりのコスト、電力削減 高速化

微細化の重要性

10-5 10-4 10-3 10-2 10-1 100 101 102 1970 1990 2010 2030 2050 10-5 10-4 10-3 10-2 10-1 100 101 102 1970 1990 2010 2030 2050 Year MP_{U L} g Ju nct ion d_epth Gate oxid_{e th} ickn_ess

Direct-tunneling limit in SiO2

ITRS Roadmap (at introduction)

Wave length of electron Distance between Si atoms

Si ze ( µm ), Volt age( V ) Min . V s_upp ly 10 nm 3 nm 0.3 nm

ULTIMATE

LIMIT

ゲート シリコン基板 チャネル ゲート長 ゲート絶縁膜 接合深さ ソース ドレイン

微細化限界打破の手法

①

新材料

high-k/metal ゲートスタック構造

②

新プロセス

プラズマドーピング技術、メタルS/D

③

新構造

SiNanowireトランジスタ

④

エマージング技術

GeMOSFET、CNTデバイス

異種新材料の導入による新しい展開の可能性

技術的なブレークスルーが期待できる新しいプロセス

超高速、高密度、機能化デバイスの実現

Si

デバイス・

Si

集積回路との融合

Drain Source Gate High-kゲート絶縁膜 Metalゲート電極 ゲルマニウム プラズマドーピング & Metal S/D Drain Drain Source Source Gate Gate SiNanowire SiNanowireor CNTor CNT BOX BOX

High-k/metalゲートスタック

直接トンネル電流は低く、実効ゲート容量は大きく！

SiO2 Gate High-k

Gate

Large leakage Small leakage

EOT

t

EOT

t

C

SiO d ox SiO ox d ox 2 2 0 0

ε

ε

ε

ε

ε

ε

₌

_⇒

₌

=

岩井研で検討してきた材料 誘電率(κ)の高い材料 ： ZrO2HfO2La2O3 材料の選択 La57 Ce58 Pr59 Nd60Pm61_Sm62_Eu63_Gd64_Tb65_Dy66_Ho67 _Er68 _Tm69_Yb70_Lu71 Hf72 Ln Ba56 Zr40 Y39 Sr38 Ti22 Sc21 Ca20 Hf72 Ln Ba56 Zr40 Y39 Sr38 Ti22 Sc21 Ca20 HfO2が主流であるが、界面層成長、相分離などの問題 があり、EOT<1nm以下の薄膜化は中々難しい状況 0 10 20 30 40 50 Dielectric Constant 4 2 0 -2 -4 -6 SiO2 Ba nd Di s c o n ti n u it y [ e V] Si XPS measurement by Prof. T. Hattori, INFOS 2003

次世代ゲート絶縁膜材料として

La

₂

O

₃

5 nm La2O3 Si-su b. Al EOT (nm) 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 10-7 10-5 10-3 10-1 101 La 2O 3 LaAl O SrTiO Hf ba_se d ox ide s Si O_N C u rr e n t de ns it y ( A /c m 2) EOT (nm) 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 10-7 10-5 10-3 10-1 101 La 2O 3 LaAl O SrTiO Hf ba_se d ox ide s Si O_N C u rr e n t de ns it y ( A /c m 2) EOT (nm) 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 10-7 10-5 10-3 10-1 101 La 2O 3 LaAl O SrTiO Hf ba_se d ox ide s Si O_N C u rr e n t de ns it y ( A /c m 2) EOT (nm) 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 10-7 10-5 10-3 10-1 101 La 2O 3 LaAl O SrTiO Hf ba_se d ox ide s Si O_N C u rr e n t de ns it y ( A /c m 2) 2000-2005 IEDM+VLSI papers IEDM2005 Toshiba Our Work Our Work

EOT=0.5 nm

でもリーク電流の抑制が可能である

MB E Sputt er Source x 3 Metal x 2 D D r r a a i i n n S S o o u u r r c c e e G G a a t t e e

GeMOSFET

第一原理計算

実験値を使うことなく計算により物質の状態がわかる

Single crystal (Cubic structure)

Total Si_s Si_p Conduction band Valence band Eg Energy D O S ( dens it y of s ta te) Si_bulk Si_bulk 伝導帯端:Ec 価電子帯端:Ev バンドの構造が求まる 各bandを構成する電子 の軌道がわかる L/W=2.5/50µm 0 50 100 150 200 250 300 350 400 0 0.2 0.4 0.6 0.8 1 Eeff(MV/cm) µef f (c m 2/V s ) universal W/La2O3/nFET, 500 o_{C anneal} 0.0E+00 5.0E-04 1.0E-03 1.5E-03 2.0E-03 2.5E-03 3.0E-03 0 0.2 0.4 0.6 0.8 1 Vg = 0 Vg = 0.2 Vg = 0.4 Vg = 0.6 Vg = 0.8 Vg = 1 Vg = 1.2 Id s ( A ) L/W=2.5/50µm Vd (V) EOT=0.48 nm W/La2O3/nFET, 300 o_{C anneal} EOT=1.26 nm

高い移動度

が得られ

る

低EOT

を実現

日立との共同研究から提供 実験結果を裏付ける理論計算

Plasma Doping

高移動度チャネル材料の必要 性_{ゲート長縮小の限界}

S

D

Gate

L

_g

<5nm?

ソース・ドレイン間の漏れ電流増加 1900 3900 Ge 400 8500 GaAs 650 4600 InP 450 1400 Si µh[cm2/Vs] µe[cm2/Vs] 1900 3900 Ge 400 8500 GaAs 650 4600 InP 450 1400 Si µh[cm2/Vs] µe[cm2/Vs] 2

)

(

2

1

th g ox eff ds

C

V

V

L

W

I

=

µ

(

−

)

2

2

1

th g ox eff ds

C

V

V

L

W

I

=

µ

−

Geトランジスタのゲート絶縁膜 GeO2は ①高温熱処理で分解 ②水溶性（ウェットプロセス不可能） ③比誘電率が低い →良好なトランジスタ特性が得られない high-kをGeトランジスタの ゲート絶縁膜として使おう!

W/La2O3/Ge p-MOSFET

n-Ge p+ p+ p+ S D G S G A A’_{トランジスタ動作確認} Self-align Process 0.0E+00 5.0E-08 1.0E-07 1.5E-07 2.0E-07 2.5E-07 3.0E-07 3.5E-07 4.0E-07 -1 -0.8 -0.6 -0.4 -0.2 0 D rain C u rr e n t ( A /µ m) Drain voltage (V) Vg=-1.4V Vg=-1.2V Vg=-1.0V Vg=-0.8V W/L=200µm/10µm Source Drain Gate A A’ Ring-Gate Transistor B2H6ガス (He希釈) 拡大図 プラズマ源 バイアス電源 プラズマ ウェハ イオン 電子 ウェハ B2H6ガス 真空チャンバ RF電源 プラズマドーピングの概念図 B2H6ガス (He希釈) 拡大図 プラズマ源 バイアス電源 プラズマ ウェハ イオン 電子 ウェハ B2H6ガス 真空チャンバ RF電源 プラズマドーピングの概念図

プラズマドーピング法の概念

世界最小の接合深さを実現

Rs-Xj plots 10 100 Xj(@1E18cm-3_{) (nm)} 104 103 102 Rs (o hm /s q. ) two step single low-g.c. Ref.1) T. Ito et al., Ext. Abs. IWJT, S3-1, (2002)23. Ref.2) A.Shima, et al., Tech. Dig. of IEDM, p.493,2003. Ref.3) T. Yamamoto, et al., Symp. on VLSI Tech. p53, 2002.

This work (single low-g.c.) This work (two step) I/I + FLA ref.1)

I/I + LA(melt) ref.2)

I/I + LA(melt) ref.3)

This work (single low-g.c.) This work (two step) I/I + FLA ref.1)

I/I + LA(melt) ref.2)

I/I + LA(melt) ref.3)

1016 1017 1018 1019 1020 1021 1022 1023 0 1 2 3 4 5 6 7 8 9 10 Depth ( nm ) [ B ] Co nc e n tr at io n ( a toms/ cm 3) as-doped B Profile Sputter Chamber

Metal Source/Drain

Source/Drain領域のスケーリング

0 20 40 60 80 100 100 103 102 104 101 Sh eet resist a n ce [Ω /s q ] Junction depth xj[nm] P+-Si(B) 50 nm node 70 nm node 100 nm node

Fig.1 Sheet resistance vs.junction depth.

東芝レビューVol.61 No.5 (2006) Metal Source/Drain が望ましい 利点 Schottky障壁の制御が必 要 浅い接合形成が容易 ソース/ドレイン低抵 抗 短チャネル効果耐性が高い 欠点 ショットキー障壁による 駆動電流の劣化 Gate Source Drain Metal Metal/Si E ffe c ti v e W o rk f u nc ti on ( e V ) 3 4 5 6 0 T.Nishimura et al.,SSDM (2006) Er silicide Φb,e=0.27-0.36 eV for electron 電子に対して低い障壁 ショットキー障壁 変調効果に期待 Ni/Si界面挿入 200nm200nm Si NiSi TEM像 Ni Er Si 50nm 50nm 50nm EDX分析 Ni/Er(3.6nm)/p-Si, 500o_{C TEM} 異種金属界面挿入 Ni 異種金属 n,p-Si SiO2 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0 200 400 600 800 1000 Ni/Si_P-Si Ni/Er(3.6nm)/P-Si Ni/Er(1.8nm)/P-Si

Ni/Er/Si Schottky Barrier

S c h o tt k y Ba rr ie r He ight ( e V ) Annealing temperature (℃) 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0 200 400 600 800 1000 Ni/Si_P-Si Ni/Er(3.6nm)/P-Si Ni/Er(1.8nm)/P-Si

Ni/Er/Si Schottky Barrier

S c h o tt k y Ba rr ie r He ight ( e V ) Annealing temperature (℃) Fermi level Metal 0.1∼0.12eV Erの効果で障壁が増加した Pt、Bも検討中

SiNanowireトランジスタ

SEM Nanowire型トランジスタ (1次元量子効果デバイス) Volume Inversion → 反転電子密度の増加 Drain Drain Source Source Gate Gate SiNanowire SiNanowire BOX BOX エネルギーバンド構造 → 間接遷移型から直接遷移型 Egの増加 1次元伝導の発現 → 量子化コンダクタンス 短チャネル効果抑制 低電圧で高い駆動電流を実現 200nm SOI SOI BOX BOX 100nm SiO SiO22 Si Si 未処理 酸化後 1 10 100 1000 10000 0 1000 2000 3000 4000 bulk FinFET SiNW FET GeNW FET ITRS(Planer) ITRS(SOI) ITRS(DG) Bulk DG dia~3nm dia~10nm ITRS (SOI) ITRS (DG) ITRS (Bulk) Si Nanowire Ion (uA/um) Io ff (n A /u m ) 1 10 100 1000 10000 0 1000 2000 3000 4000 bulk FinFET SiNW FET GeNW FET ITRS(Planer) ITRS(SOI) ITRS(DG) 1 10 100 1000 10000 0 1000 2000 3000 4000 bulk FinFET SiNW FET GeNW FET ITRS(Planer) ITRS(SOI) ITRS(DG) Bulk DG dia~3nm dia~10nm ITRS (SOI) ITRS (DG) ITRS (Bulk) Si Nanowire Ion (uA/um) Io ff (n A /u m ) Drain Drain Source Source Gate Gate プレーナ型 プレーナ型MOSFETMOSFET

CNTデバイス

CNTを利用した FETSourceSource CNT DrainDrain

Gate Gate CVD法で成長させたCNTを利用するには 基板水平方向に成長させる必要がある 通常は基板垂直 or ランダムに成長 なぜカーボンナノチューブなの か 無散乱輸送 : 高速動作 高い電流駆動能力 →高速動 作 電子と正孔で全く同じ移動度 n-chとp-chで同じ特性 →CMOSに有利 SemiconductingなCNTを成長させる必要がある

Charles. M. Lieber, IEDM2007 Short course

熱酸化膜SiO2シリコン基板 レジスト ①熱酸化膜付シリコン基板上にフォトリソで レジストパターンを作製 触媒：Co ②スパッタで触媒、成長抑止のSiO2層を成膜 SiO2 ③レジストを剥離：リフトオフ シリコン基板 シリコン基板 ◎アークプラズマガン(APG)で触媒成膜を行うことで、 2∼5nmの粒子を作製 ◎上からSiO2を成膜し、断面に出たCo粒子のみで CNTを成長 ◎Co成膜時の凝集を制御するためTiを少量成膜 SiO₂ Co シリコン基板 Ti APGで作製したCo粒子 TEM

SiO2/Co/SiO2/Si SiO2/Si SiO2/Co/SiO2/Si

段差 段差 電極間への成長 ・FET特性の確認 ・成長密度、特性の制御 ・触媒を断面に出す構造 → 基板と平行方向へCNTが成長 ・断面から出す触媒は、抑止層との同時成膜か、粒子状が良い。 触媒のみの膜で成膜すると剥がれてしまう。 ・Tiがあったほうが成長し易い。 ・APGのCo粒子径に依存したCNTが成長 ◎ワイヤ径の最適化、 界面の制御 ◎SiナノワイヤFETの作 製

6

6

Source: 2008 ITRS Summer Public Conf.

ITRS

figure

edited by Iwai

5.5nm? was added by Iwai

*

5.5nm?

*

3 important innovations

-There will be still 4~6 generations left until

we reach 11 ~ 5.5 nm technologies, at which we will reach

down-scaling limit, in some year between 2020-30 (H. Iwai, IWJT2008).

-Even After reaching the down-scaling limit, we could still continue

R & D, seeking sufficiently higher Id-sat under low Vdd.

-Two candidates have emerged for R & D

2. Alternative channel MOSFETs (III-V, Ge)

1. Nanowire/tube MOSFETs

k= 0.7

2

_=0.5

if we keep the chip area the same for scaling

Single MOFET

Chip

Vdd

0.5

Lg

0.5

Id

0.5

Cg

0.5

P (Power)/Clock

0.5

3

_{= 0.125}

τ (Switching time)

0.5

N (# of Tr)

1/0.5

2

_{= 4}

P (Power)

1/0.5 = 2

f (Clock)

1

2 Generations

scaling

Scaling down approach is very beautiful and imprtant

- However, down-scaling of CMOS is still the

‘royal road’* for high performance and low power.

- The concerns for limits of down-scaling have

been announced for every generation.

- Effort for the down-scaling has to be continued

by all means.

*

Euclid of Alexandria (325BC?-265BC?)

Mencius (Meng-zi), China (372BC?-289BC?)

‘There is no royal road to Geometry’

9

Source: 2007 ITRS Winter Public Conf.

Normalized

σ

Vth

Random Variability Reduction Scenario

in ITRS 2007

EOT (Equivalent gate oxide thickness) is supposed

to saturate at 0.5

Saturation of EOT thinning is a serious

roadblock to proper down-scaling

Æ

short-channel effect & Vth variation

0.4

0.6

0.8

1

1.2

2004

2007

2010

2013

2016

2019

2022

2008up (bulk)

2008up (UTB)

2008up (DG)

2007 (bulk)

2007 (UTB)

2007 (DG)

2005 (bulk)

2005 (UTB)

2005 (DG)

2003 (bulk)

2001

1999

Year

EOT (

n

m)

Is 0.5nm real limit?

for HP Logic

Delay

Saturation

10

11

1837

1840

1843

1846

Binding energy (eV)

Intensity (a.u)

Si sub.

Hf Silicate

SiO

₂

500

o

_C

1837

1840

1843

1846

Binding energy (eV)

Intensity (a.u)

Si sub.

Hf Silicate

SiO

₂

500

o

_C

SiO

_x

-IL

HfO

₂

W

1 nm

k=4

k=16

SiO

_x

-IL growth at HfO

₂

/Si Interface

HfO

₂

+ Si +

O

₂

→ HfO

₂

+ Si +

2O*

→HfO

₂

+SiO

₂

Phase separator

SiO

_x

-IL is formed after annealing

Oxygen control is required for optimizing the reaction

Oxygen supplied from W gate electrode

XPS Si1s spectrum

D.J.Lichtenwalner, Tans. ECS 11, 319

TEM image 500

o

_{C 30min}

12

La-Silicate Reaction at La

₂

O

₃

/Si

La

₂

O

₃

La-silicate

W

500

o

C, 30 min

1 nm

k=8~14

k=23

1837

1840

1843

1846

Binding energy (eV)

In

tensi

ty

(a

.u

)

as depo.

300

o

_C

La-silicate

Si sub.

500

o

_C

1837

1840

1843

1846

Binding energy (eV)

In

tensi

ty

(a

.u

)

as depo.

300

o

_C

La-silicate

Si sub.

500

o

_C

La

₂

O

₃

+ Si +

nO

₂

→ La

₂

SiO

₅

, La

₂

Si

₂

O

₇

,

La

_9.33

Si

₆

O

₂₆

, La

₁₀

(SiO

₄

)

₆

O

₃

, etc.

La

₂

O

₃

can achieve direct contact of high-k/Si

XPS Si1s spectra

TEM image

13

Quantum Effect in Gate Stack

Si sub.

High-k

Gate

Gate oxide

capacitance

Charge layer

capacitance

Inversion layer

capacitance

Poly-Si

(10

20

_cm

-3

₎

_{: 0.3 nm}

Metal : 0.1 nm

0.5 ~ 0.6 nm

High-k (EOT)

metal

channel

A question if the performance improvement can

be obtained with EOT<0.5nm

Thickness shown in EOT

Total parasitic capacitance ~ 0.6nm of EOT

K. Natori, SSDM (2005)

S. Takagi, TED, 46. pp.1446 (1999)

Is EOT<0.5nm achievable?

14

EOT<0.5nm with Gain in Drive Current

14% of I

_d

increase is observed even at saturation region

EOT below 0.4nm is still useful for scaling

0

0.2 0.4 0.6 0.8

1

0

0.2 0.4 0.6 0.8

1

0

0.2 0.4 0.6 0.8

1

D

rain cur

rent (

m

A

)

3.5

2

1

0

3

(a) EOT=0.37nm

(b) EOT=0.43nm

(c) EOT=0.48nm

W/L=2.5/50µm

PMA 300

o

_{C (30min)}

V

_th

=-0.04V

V

_th

=-0.03V

V

_th

=-0.02V

14%up

4%up

0

0.2

0.4

0.6 0.8

1

Drain voltage (V)

0

0.2

0.4

0.6 0.8

1

Drain voltage (V)

0

0.2

0.4

0.6 0.8

1

Drain voltage (V)

compensation region

insufficient

15

µ

_eff

of W/La

₂

O

₃

and W/HfO

₂

nFET on EOT

W/La

₂

O

₃

exhibits higher

µ

_eff

than W/HfO

₂

µ

_eff

start degrades below EOT=1.4nm

W/HfO

₂

µ

eff

(cm

2

/Vs)

EOT (nm)

500

o

_{C annealed}

0.4

1.0

1.6

350

250

50

150

100

200

300

0

W/La

₂

O

₃

@300

o

_C

W/La

₂

O

₃

Open: peak mobility

Fill: 0.8MV/cm

EOT=0.5nm

1.4

1.2

0.8

0.6

500

o

_{C annealed}

Device scaling for

future MOSFET

Low I

_off

Low V

_th

=> high I

_on

Low I

_off

High I

_on

(ballistic)

FinFET

Nanowire-FET

Plate-FET

Device scaling

Si nanowire FET with 1D Transport

Reduction in Ioff

3 approaches for Ion improvement

QC

QC

QC

QC

QC: quantum channel

dense nanowires

3D stacking

One dimensional tranport

electrostatic control for I

_off

Selection of MOSFET structure for high conduction:

Nano-wire or Nano-tube FETs is promising

3 methods to realize High-conduction at Low voltage

M1．Use 1D ballistic conduction

M2．Increase number of quantum channel

M3．Increase the number of wire or tube per area

3D integration of wire and tubes

For suppression of Ioff, the Nanowire/tube is also good.

1D conduction per one quantum channel:

G = 2e

2

/h = 77.8 µS/wire or tube

regardless of gate length and channel material

That is 77.8 µA/wire at 1V supply

This an extremely high value

1

10

100

1000

10000

0

1000

2000

3000

4000

bulk

FinFET

SiNW FET

GeNW FET

ITRS(Planer)

ITRS(SOI)

ITRS(DG)

Bulk

DG

dia~3nm

dia~10nm

ITRS (SOI)

ITRS (DG)

ITRS

(Bulk)

Si Nanowire

Ion (uA/um)

Iof

f

(nA/u

m

)

1

10

100

1000

10000

0

1000

2000

3000

4000

bulk

FinFET

SiNW FET

GeNW FET

ITRS(Planer)

ITRS(SOI)

ITRS(DG)

1

10

100

1000

10000

0

1000

2000

3000

4000

bulk

FinFET

SiNW FET

GeNW FET

ITRS(Planer)

ITRS(SOI)

ITRS(DG)

Bulk

DG

dia~3nm

dia~10nm

ITRS (SOI)

ITRS (DG)

ITRS

(Bulk)

Si Nanowire

Ion (uA/um)

Iof

f

(nA/u

m

)

Off Current

19

1

10

100

1000

10000

0

1000

2000

3000

4000

bulk

FinFET

SiNW FET

GeNW FET

ITRS(Planer)

ITRS(SOI)

ITRS(DG)

Bulk

DG

dia~3nm

dia~10nm

ITRS (SOI)

ITRS (DG)

ITRS

(Bulk)

Si Nanowire

Ion (uA/um)

Iof

f

(nA/u

m

)

1

10

100

1000

10000

0

1000

2000

3000

4000

bulk

FinFET

SiNW FET

GeNW FET

ITRS(Planer)

ITRS(SOI)

ITRS(DG)

1

10

100

1000

10000

0

1000

2000

3000

4000

bulk

FinFET

SiNW FET

GeNW FET

ITRS(Planer)

ITRS(SOI)

ITRS(DG)

Bulk

DG

dia~3nm

dia~10nm

ITRS (SOI)

ITRS (DG)

ITRS

(Bulk)

Si Nanowire

Ion (uA/um)

Iof

f

(nA/u

m

)

Off Current

20

Maximum number of wires per 1 µm

Surrounded gate

type MOS

Front gate type MOS 165 wires /µm

33 wires/µm

High-k gate insulator (4nm)

Si Nano wire (Diameter 2nm)

Metal gate electrode(10nm)

Surrounded gate MOS

30nm

6nm

6nm pitch

_{By nano-imprint method}

30nm pitch:

EUV lithograpy

Si

SiGe

Si

SiGe

...

Selective Etching

Dry Etching

Si/SiGe multi

stacked wafer

H

₂

Annealing

Si

SiGe

Si

(c) Selective Etching

(b) Dry Etching

(a) Si/SiGe/Si

epitaxial wafer

(d) H

₂

Annealing

(e) Gate Oxide

_{(f) Gate, S/D Formation}

Si

SiGe

Si

(c) Selective Etching

(b) Dry Etching

(a) Si/SiGe/Si

epitaxial wafer

(d) H

₂

Annealing

(e) Gate Oxide

_{(f) Gate, S/D Formation}

Increase the number of wires towards vertical dimension

2015

2020

2025

2030

2035

2015

2020

2025

2030

2035

Cloud

Beyond the horizon

2010

?

More Moore

ITRS Beyond CMOS

? ? ?

? ? ?

More Moore ??

ITRS

PJT(2007~2012)

2007

Horizon

Extended CMOS: More Moore + CMOS logic

Ribbon

Tube

Extended CMOS

Si Fin, Tri-gate

Si Nano wire

III-V

Ge Nano wire

製品段階

開発段階

研究段階

Production

Research

Development

Natural direction of downsizing

Diameter = 2nm

Si Channel

Nanowire

Tube,

Ribbon

Selection

-Problem：Mechanical Stress, Roughness

1D - High conduction

More perfect crystal

CNT

Graphene

Diameter = 10nm

Problem：Hiigh-k gate oxides, etching of III-V wire

Further higher conduction

By multi quantum channel

Selection

Our new roadmap

High conduction

By 1D conduction

K. Kakushima, K. Natori, H. Iwai

Tokyo Institute of Technology

K. Ohmori, K. Yamada

Waseda University

S. Nomura, K. Shiraishi

University of Tsukuba

Theoretical model

Fabrication

Landauer Formalism for Ballistic FET

Potential Energy

µ

_S

µ

_D

x

O

x

_max

x

_min

From x

_max

to x

_min

[

]

[

]

∑

⎭

⎬

⎫

⎩

⎨

⎧

−

+

−

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

=

i

_D

_i

_B

B

i

S

i

B

D

T

k

E

T

k

E

g

q

T

k

G

I

/

)

(

exp

1

/

)

(

exp

1

ln

0

0

0

µ

µ

k

Energy

µ

_S

µ

_D

E

₀

E

₁

E

_2min

E

_2max

qV

_D

E

_2min

Q

_f

Q

_b

Carrier Density obtained from E-k Band

=

+

=

Q

_f

Q

_b

Q

)

(

exp

1

)

(

exp

1

min

min

⎥

⎥

⎥

⎥

⎥

⎦

⎤

⎭

⎬

⎫

⎩

⎨

⎧

−

+

+

⎢

⎢

⎢

⎢

⎢

⎣

⎡

⎭

⎬

⎫

⎩

⎨

⎧

−

+

=

∑

∫

∫

∞

−

∞

i

i

k

B

D

i

k

B

S

i

i

i

T

k

k

E

dk

T

k

k

E

dk

g

q

µ

µ

π

µ

_S

µ

_D

x

O

x

_max

x

_min

Q

_f

Q

_b

qV

_D

φ

_G

Q

_b

Q

_f

μ

_S

Nanowire Insulator

Gate

Energy

Position

qV

_G

0

Fore

Channel

Back

Channel

μ

_D

μ

₀

qV

_sub

φ

_p

Insulator

ϕ

₁

ϕ

₂

ϕ

₃

ϕ

₄

Substrate

C

_G

C

_p

)

(

0

q

V

V

C

Q

_S

t

G

G

µ

µ

α

−

−

−

=

G

P

C

C

+

= 1

α

1∼2nm SiNW

lowest subband (g=1), second lowest subband (g=3)

effective mass=0.3m

₀

E. Gnani et al. IEEE ED vol. 54, pp. 2243, 2007

MOSFET

Surrounded gate

EOT= 1 nm

（C

_G

=2.57 pF/cm, C

_p

=0）

0

5

10

15

20

25

30

35

40

0

0.1

0.2

0.3

0.4

0.5

Drain Bias (V)

C

u

rre

n

t

(u

A

)

IV Characteristics of Ballistic SiNW FET

T=1K

T=300K

V

_g

-V

_t

=1.0 V

0.7 V

0.3 V

0.05 V

Small temperature dependency

Model of Carrier Scattering

Channel

Optical

Phonon

Initial Elastic

Zone

Optical Phonon

_{Emission Zone}

ε

~k

_B

T

ε

*

Source

Transmission

Probability : T

_i

Elastic Backscatt.

Elastic Backscatt.

_{＋（Optical Phonon Emission）}

x

₀

0

x

V(x)

F(0)

G(0)

Linear Potential Approx. ： Electric Field E

Transmission

Probability

to Drain

To Drain

0

Drain

from

Injection

)

0

(

)

0

(

)

0

(

)

(

=

⎟⎟

⎠

⎞

−

=

F

G

F

T

ε

Résumé of the Compact Model

.

)

(

0

G

b

f

S

t

G

C

Q

Q

q

V

V

−

−

α

µ

−

µ

=

+

.

2

2

ln

2

⎪⎭

⎪

⎬

⎫

⎪⎩

⎪

⎨

⎧

−

+

+

+

=

ox

ox

ox

ox

ox

G

t

t

r

t

t

r

C

π

ε

0

1

1

( ( ))

( )

( )

( )

1 exp

1 exp

1 exp

f

b

i

i

i

i

_i

_S

_i

_S

_i

_D

B

B

B

q

dk

Q

Q

g

T

k dk

k

k

k

k T

k T

k T

ε

π

ε

µ

ε

µ

ε

µ

∞

−∞

−∞

⎤

⎡

⎧

⎫

⎥

⎢

⎪

⎪

⎪

⎪

_⎥

⎢

+

=

_⎢

−

_⎨

−

_⎬

_⎥

⎧

−

⎫

_⎪

⎧

−

⎫

⎧

−

⎫

_⎪

+

+

+

⎥

⎢

⎨

⎬

_⎪

⎨

⎬

⎨

⎬

_⎪

⎢

⎩

⎭

⎩

⎭

⎩

⎭

⎥

⎣

⎩

⎭

⎦

∑

_∫

_∫

.

ln

2

⎟

⎠

⎞

⎜

⎝

⎛ +

=

r

t

r

C

ox

ox

G

ε

π

D

D

S

−

µ

=

qV

µ

Unknowns are

I

_D

, (

µ

_S

-

µ

₀

), (

µ

_D

-

µ

₀

),

および

(Q

_f

+Q

_b

)

[

( ,

)

( ,

)

]

i

s

D

i

i

q

I

g

f

ε µ

f

ε µ

T d

ε

π

=

∑ ∫

−

h

(

)

0

0

0

0

0

0

0

2

( )

2

ln

D qE

T

qEx

B

D

D

qE

mD B

ε

ε

ε

=

+

⎛

⎞

+

+

+

_⎜

_⎟

⎝

⎠

Planar

Gate

GAA

(Electrostatics requirement)

(Carrier distribution

in Subbands)

I-V

_D

Characteritics (RT)

‡

Electric current ２０∼25

µA

‡

No satruration at Large V

_D

0

5

10

15

20

25

30

35

40

45

0

0.1

0.2

0.3

0.4

0.5

0.6

Drain Bias [V]

C

u

rr

ent

[uA

]

VG-Vt=0.1V,Bal.

VG-Vt=0.1V,Qbal

VG-Vt=0.4V,Bal.

VG-Vt=0.4V,Qbal.

VG-Vt=0.7V,Bal.

VG-Vt=0.7V,Qbal.

VG-Vt=1.0V,Bal.

VG-Vt=1.0V,Qbal.

Cross section of Si NW

[001]

[011]

[111]

D=1.96nm

D=1.94nm

D=1.93nm

Si nanowire FET with 1D Transport

[001]

_[011]

[111]

0.86

0.94

0.89

Orientation

Diameter (nm)

[001]

_[011]

[111]

3.00

3.94

1.93

Orientation

Diameter (nm)

Z

G

G

Z

G

Z

Wave Number

Z

G

G

Z

G

Z

Wave Number

Energy (eV)

0

-1

0

1

Energy (eV)

0

-1

0

1

(a)

(b)

Small mass with [011]

Large number of

quantum channels

with [001]

0

0.5

1

1.5

2

2.5

3

0

1

2

3

4

5

6

Diamreter (nm)

E

ffe

cti

v

e

ma

ss

of

hole (m

0

)

[100]

[110]

[111]

0

0.1

0.2

0.3

0.4

0.5

0

1

2

3

4

5

6

Diameter (nm)

E

ffe

cti

v

e

ma

ss

of

elec

tr

on (m

0

)

[100]

[110]

[111]

Effective mass

Lighter effective masses make conductance higher

[110]

[111]

>>

[100]

[110]

[111]

_>

[100]

Electron

Hole

Electron

Hole

lighter

0

2

4

6

8

10

0

1

2

3

4

5

6

Diameter (nm)

N

u

m

b

er of

quant

um

c

hannels

f

o

r VB

[100]

[110]

[111]

0

2

4

6

8

10

0

1

2

3

4

5

6

Diameter (nm)

N

u

m

b

er of

quant

um

c

hannels

f

o

r C

B

[100]

[110]

[111]

Numbers of Quantum Channels

Quantum channels increase in large wire

Quantum channels denote subband edges within 0.1 eV from CBM and VBM

CB

_VB

[110]

[111]

<

[100]

[110]

_<

[100]

CB

VB

<

[111]

Quantum channel

Passage for transport

SiNW FET Fabrication

Sacrificial Oxidation

SiN sidewall support formation

Ni SALISIDE Process (Ni 9nm / TiN 10nm)

S/D & Fin Patterning

Gate Oxidation & Poly-Si Deposition

Gate Lithography & RIE Etching

Gate Sidewall Formation

30nm

30nm

30nm

Oixde etch back

Standard recipe for gate stack formation

Fabricated SiNW FET

30nm

Poly-Si

SiN

N

an

ow

ire

SiN support

SiNW

I

_d

V

_g

and I

_d

V

_d

Characteristics

I

_on

/I

_off

ratio of ~10

7

, high I

_on

of 49.6

µA/wire

0

10

20

30

40

50

0.0

0.2

0.4

0.6

0.8

1.0

Drain Voltage (V)

Drive Curre

n

t (

µA)

V

g

-V

th

=1.0V

V

_g

-V

_th

=0.8V

V

_g

-V

_th

=0.6V

V

_g

-V

_th

=0.4V

1.0

-0.5

0.0

0.5

1.0

Gate Voltage (V)

10

2

10

0

10

-2

10

-4

10

-6

Drive Curr

ent (

µA)

V

_D

=0.05V

V

_D

=1.0V

S.S.= 71mV/dec

V

_th

=-0.36V

L

_g

=200nm

35nm

25nm

35nm

25nm

(a)

-

1.0

-0.5

0.0

0.5

1.0

Gate Voltage (V)

10

2

10

0

10

-2

10

-4

10

-6

Drive Curr

ent (

µA)

V

_D

=0.05V

V

_D

=1.0V

S.S.= 71mV/dec

V

_th

=-0.36V

L

_g

=200nm

35nm

25nm

35nm

25nm

(a)

-I

_ON

0

200

400

600

800

0.E+00

5.E+12

1.E+13

2.E+13

Effective mobility extraction

L

_g

=500nm

Number of NWs :64

Effective electron mobility (cm

2

/Vs)

Univ

. curv

e Si (

₁₀₀₎

measured at RT

S

ou

rc

_e

D

ra

in

5µm

10nm

10nm

18nm

25nm

wire formation

(a)

(b)

BOX

sub.

(A)

(B)

(C)

10nm

10nm

??

Output characteristics of 10x10cm

2

SiNW FET

Gate voltage (V)

-1.0

-0.5

0

0.5

1.0

V

_d

=1.0V

V

_d

=50mV

L

_g

=160nm

T

_ox

=3nm

(A)10x10nm

2

10

-15

10

-13

10

-11

10

-9

10

-5

10

-3

10

-7

Drain

curren

t (

A

)

0

0.2

0.4

0.6

0.8

1.0

40

35

30

25

20

15

10

5

0

D

ra

in c

u

rr

e

nt (

µA)

Drain voltage (V)

V

_g

-V

_th

=1.2V

(step 0.2V)

0

0.2

0.4

0.6

0.8

1.0

40

35

30

25

20

15

10

5

0

D

ra

in c

u

rr

e

nt (

µA)

Drain voltage (V)

V

_g

-V

_th

=1.2V

(step 0.2V)

60

80

60

40

20

0

70

80

90

S.

S. (m

V/dec.)

DI

BL (m

V/V)

(a)

(b)

10x10nm

2

_10x18nm

2

_10x25nm

2

SOI

(A)

(B)

(C)

60

80

60

40

20

0

70

80

90

S.

S. (m

V/dec.)

DI

BL (m

V/V)

(a)

(b)

10x10nm

2

_10x18nm

2

_10x25nm

2

SOI

(A)

(B)

(C)

S. S. and DIBL

Nice electrostatic control of gate enables small S.S.

and DIBL

On current assessment

10x10nm

2

_10x18nm

2

_10x25nm

2

SOI

1000

800

600

400

200

0

I

ON

(µ

A/

µm)

I

ON

(µ

A/wire)

15

20

25

30

35

wire FETs normalized by perimeter

L

_g

=160nm

T

_ox

=3nm

(a)

(b)

(A)

(B)

(C)

L

_g

=160nm

T

_ox

=3nm

A slight enhancement in I

_ON

is observed when

0

5

10

15

20

25

30

35

40

1

10

100

1000

Gate Length (nm)

I

ON

(µ

A)

(8.5)

(10)

(10)

(8)

(8)

(8)

(10)

(3)

(3)

(19)

(30)

10x25nm

2

our work

NMOS

PMOS

10x18nm

2

10x10nm

2

Obtained Ion with reported data

Year half-pitch

(nm),

P

2010

45

2014

28

2018

18

2022

11

(based on ITRS2008update)

SOI

wire

S

S

S

S

S

Numbers of wires are determined by the lithographic technology

1000(nm)

(at D>P/2)

#N=

P

or

1000(nm)

D+

P

/2

(at D<P/2)

D

2010

0

2014

2018

2022

500

1000

1500

2000

2500

3000

3500

I

ON

(µ

A/

µm)

Year

Sample (A) L

_g

=160nm, 10x10nm

2

bulk

SOI

DG

ITRS

75

µA/wire

50µA/wire

25

µA/wire

T

_ox

scaling from

3nm to 1.5nm

L

_g

scaling from

160nm to 80nm

x2

x1

.5

Performance of SiNW FET in ITRS

With device scaling in T

_ox

and L

_g

, SiNW FET can exceed the