ト 低温多結晶 シ リ コ ン 薄膜トラ ンジスタ の 制御性

翻訳論文 ガラス基板上に形成された自己整合四端 子平面型埋込式メタルダブルゲート低温多結晶シリ コン薄膜トランジスタの制御性

著者 大澤 弘樹, 佐々木 駿, 原 明人

雑誌名 東北学院大学工学部研究報告

巻 51

号 1

ページ 25‑32

発行年 2017‑02

URL http://id.nii.ac.jp/1204/00024112/

東北学院大学T.学部研究報告 第51巻第1号・ 2 0 1 7 年 2 月

ガ ラ ス 基板上に形成された

自己整合四端子平面型埋込式メ タル ダブル ゲ

ー

ト 低温多結晶 シ リ コ ン 薄膜トラ ンジスタ の 制御性

Controll a bilit y of  self - ^{a li g ne d  four} - ^{termina l p l anar  embedded  meta l}

d oubl e - ^{gate l ow} - ^{tem p erature  p o l y cr ysta lline} - ^{s ilicon  thin} - ^{fi l m   trans istor}

on  a  g l ass  sub strate

大 澤 弘 樹*

HirokiOhsawa

佐 々 木 駿*

Shun Sasaki

原 明 人*

Akito Hara

Abstract:  Self

-

^ali

^g

^ned four

-

^terminaln

-

^channel(n

-

^ch)and 

^p -

^channe1(

^p -

^ch)

^p

lanar embedded meta1 double

- ^g

^ate 

^p

^{olycrystalline}

^-

^silicon(

^p

^oly

^-

^Si)thin

-

fil m  transistors(TFTs)were  fabricated on a 

g

lass substrate at a1ow temperature of550 °C.This device includes a metaltop 

g

ate(TG)and a metalbottom

g

ate(BG),which are used as the drive and controlgates or vice versa.The BG was embedded in a 

g

lass substrate,and a pol

y -

Si  channelwithlargelateral grains  was fabricated b

y 

continuous

-

^wavelaser

lateralcrystallization.The threshold voltage modulation factors under various controlgate voltages(y=

△?^h/△V

,

cG)were nearl

y  eq

ualto the theoretical

p

redictions in both the n

-

^and 

^p -

^{ch TFTs. B}

^y 

^exp1oitin

^g

this hi

g

h contro11ability,an enhancement depletion(ED)inverter was fabricated,and successfu1 operation at2.0 V was confirmed.

Keywords:  TFTs,Poly

-

^Si,Four

-

terminal,ED inverter

1  はじめに

ガラス基板上でモノシリックな相補型金属一酸化 物一半導体(CMOS)トランジスタを集積するために は、 低温(LT)多結品シリコン(pol

y -

^{Si)薄膜トランジ}

スタ(TFT)の高電流と低消費電力を実現する必要 がある。しかしながら、ガラス基板上のLT pol

y -

^Si

TFT  をナノメートルオーダまで微細化することは困 難である。加熱プロセスでのガラス基板の変形とガ ラス基板表面の平坦性の悪さという障害があるた めである。ゆえに、ガラス基板上のLT pol

y -

^Si TFT

の性能を向上させるためには、微細化に依存しな いアプローチが必要となる。 Pol

y -

^{Si TFTの性能を}

向上させ、 機能性を付与するための手段として、 マ ルチゲート構造が pol

y -

^Si TFTの分野で注目を集 めている[1

-

^22]。 過去に本稿の著者の原は、 自 己 整合メタルダブルゲート(MeDG)LT pol

y -

^Si TFTと

自 己 整 合 平 面 型 埋 込 式 メ タ ル ダ ブ ル ゲート(E

-

* 東 北 学 院 大 学 大 学 院

MeDG)IJ pol

y -

^Si TFTを報告している[23

-

^26]。後

者のデバイスにおいて、 メタルボトムゲート(BG)は ガラス基板に埋め込まれている。これらのTFTは、

半導体励起固体(DPSS)連続波(CW)レーザラテラ ル結晶化(CLC)法により作製され、5µ m を 超 え る 大 粒 径 の ラ テ ラ ル 結 晶 に よ り 構 成 さ れ て い る [27,28]。

最 近 、 我 々 は 白 己 整 合 平 面 型 E

-

^MeDG CLC

LT pol

y -

^Si TFTのプロセスを修正することにより、

四端子(4T)自己整合平面型E

-

^{MeDG n チ ャ ネ ル}

(n

-

^{ch)CLCL Tpol}

^y -

Si TFTを開発した[29]。このデ バイスはメタルトップゲート(TG)とメタルボトムゲート (BG)を有しており、 これらのゲートは駆動ゲートと 制 御 ゲートとして用いることができる。大粒径の pol

y -

^{Si チャネルは CLC} 法により作製されており、

BG はガラス基板に埋め込まれている。 この手法は、

様々な制御ゲート電圧を印加した時に高い閾値電 圧(

n

^h)制御性を示している。

本稿では、 デバイスの制御性を評価するために、

n

-

^{c h と p チャネル(p}

-

ch)の4T自己整合平面型E

-

25

26 東北学院大学工学部研究報告  第51巻第1号  2017

MeDG CLC 

u 

^poly

-

^Si TFTの性能を調べた。 加え て、正確な V

,

^h制御の例として、エンハンスメントデ ィプリッション(ED)インバータを作製し、2.0 V で の 動作を確認した。

2 デ バ イ ス 作製

本実験では4T白己整合平面型E

-

^MeDG CLC

LT pol

y -

^Si TFTのデバイス作製プロセスの最適化 と性能評価のために、基板として溶融石英ガラス を用いている。図1(a)と(b)は、それぞれ4T自己整 合平面型E

-

^{MeDG CLC LT pol}

^y -

^{Si TFTの上面図}

と断面図を示している。図1(c)はプロセスフローを 示している。 反応性イオン

ェ

ッチング(RIE)によるガ ラス基板へのBGトレンチの形成後、スパッタリング 法によりタングステン(W)を220 

°

Cでトレンチに堆 積した。 

w

^{ゲートを選択したのは、}

w

^{の仕事関数}

がSiのバンドギャップの中央に近いためである。

加えて、

w

^{は高い融点を持ち、}

w

^{用の化学機械}

研磨(CMP)スラリーが入手可能なことによる。 次に、

C M P を 行 い 埋 込 式 の B G を 形 成 し た 。 そ の 後 、 325  °Cにおいて膜厚150n mの B G S i 02と膜厚75 nmのノンドープ非晶質Si(a

-

^{Si)をSiH4+N20 + H2と}

SiH4+H2を用いてプラズマ化学気相成長(PECVD) 法により堆積した。 N²ガス中での500 °Cで60分 の脱水素アニールの後、CLC法によりa

-

^Si薄膜か

ら pol

y -

Si薄膜を形成した。この際、波長532nm (緑色)、Nd:YV04 の第二次高周波(2co)、を用い、

走 査 速 度 4 0  cm/sで基板加熱をすることなしに結 品化を行つた。 DPSS C W レーザのパワー不安定

(C) Bottom gate trench W sputtering CMP

Bottom gate S i 02

Amorphous Si Dehydrogenation Crystallization(CLC) Transistor island

接

W sputtering^gateSi02 Back surface exposure W etching

S i 02etChing Ion implantation

N

-

^ch:P

P-ch:BF6

Etch of T

E ̲

Activation(550℃, 6h1 Contact hole(BG) Contact hole(TG) Mo sputtering Electrodes Hydrogenation

Fi

g

. 1 . ( a ) T o

p 

view of a com

p

leted4T self

-

aligned planar E

-

^{MeDG CLC LT pol}

^y -

^Si TFT,(b)

gate stack ofthe4T self

-

aligned planar E

-

^MeDG

CLC ]

-

^T poly

^-

^{Si TFT,and(c)processflow for the}

4T self

-

^aligned 

^p

^lanar E

-

MeDG CLC LT poly

-

^Si

TFT.

Copyri

g

ht(20l6)The Japan Societ

y 

of A

pp

lied Physics

Fig.2 . ( a ) 0ptical photograph of alateral poly

-

^Si

film on the BG. Secco's solution was used as the etchant  to  observe  the  grain  boundaries. (b) Enlarged ima

g

e around channelregion.

Copyright(2016)The Japan Society o f  A

pp

lied Physics

性(<1%)はXeClエキシマレーザやArレーザより も小さく、非常に安定している。レーザスポットの大 きさは、 二枚のシリンドリカルレンズを用いて、 直径 2 m m か ら 4 0 0  x 20µ m2のほぼ線形のビームに変 更されている。基板を均^一なラテラル pol

y -

^{S i 結 晶}

で覆うために、 ソースドレイン(SD)方向に重ね合わ せのレーザスキャンを行つた。 ガラスは波長 532 nmのCWレーザを透過するので、この結品化プロ セスによるガラス基板への損傷はない。 図 2(a)は BG上のCLC poly

-

Si薄膜の光学顕微鏡写真を示 している。 Poly

-

^Si 薄膜の品質を評価するために、

結品粒界を視覚化するためのセコエツチングを施 している。図2(b)はBG上のCLC poly

-

^Si薄膜の

拡大図を示している。 Pol

y -

S i は メ タ ル B G 上 で 途 切れることなくラテラル成長していることが確認でき、

結果として、長さが5µ m以上のラテラル結品が得 られている。

トランジスタアイランドの形成後、325°Cにおい て膜厚75 n mの T G  S i 02をPECVD法で堆積し、

引き続いて、スパッタリング法で膜厚40 n m の W を 堆積した。 次に、 表面にポジ型レジストを塗布した。

埋め込まれたBGをフオトマスクとしてg線を用いた 背面露光を行うことにより、TG形成のための白己 整合プロセスを行つた。この技術はガラス基板に おいて有効な技術である。一般的に、熱プロセス はガラスの変形を伴うが、 熱プロセスの後であって も、この自己整合ブロセスを実現できる。トップW 層はCF⁴+ 0²を 用 い て R I E で

ェ

ッチングされ、メタ ルTGに成形される。その後、SD領域上のSi02は メタルTGを自己整合マスクとして用いたドライ

ェ

ッ

ガ ラス基板上に形成された自已整合四端子平面型埋込式メ夕ルダブルゲー ト低温多結品シリ コ ン 薄 膜 ト ラ ン ジ ス 夕 の 制 御 性   27

チングにより除去された。 SD 領域は、イオン注入 により、リンまたはBF² をドーピングされている。加 速エネルギーとドーズ量はそれぞれ、l0 k e V と 2x 10¹⁵cm-2である。電極とBGを接続するためのスペ ースを設けるため、 TG の一部を

ェ

ッチングにより 除去後、325°Cにおいて膜厚200 n m の S i 02層 間絶縁膜をPECVDで形成した。その後、活性化 アニール を N2中において550 °Cで6時間行つた。

この550°Cという温度がプロセス最高温度である。

この温度は無アルカリガラスの溶融温度よりも低い。

次に、 BG と電極を接続するためのコンタクトホー ル、およびTG・SD・電極を続続するためのコンタク トホールを形成し、 スパッタリングでMo電極を形成 した。最後に400 °Cでステップ冷却を施して水素 化を行つた[30]。

1.0E

-

^{0 5}

1.0E

-

⁰⁶

789000EEE000

︵

︵

︶-

u e ﹂

﹂nou一e﹂〇

1.0E

-

^{1 0}

1.0E

-

¹¹

(  )  TG:Drive gate

a  B G :controlgate

本実験で作製された TFT のゲート長とゲート幅 はそれぞれ5µ m と 1 0µ mである。 TG S i 0²と B G S i 02の膜厚は、それぞれ75n mと150nmである。

このような膜厚の設定を行つたのは、 TG駆動とBG 駆動の特性の違いを調べるためである。

4 T 自 己 整 合 平 面 型 E

-

MeDG CLC LT pol

y -

^Si

TFT の制御性を評価するために、 異なる基板上に 同一プロセスで作製され、 同じゲート長をも

っ 

n

-

^ch

TFTを接続することにより、EDインバータを作製し た。

3 実 験 結 果

図3(a)は、異なるBG制御電圧下でのn

-

^{c h 4 T}

白己整合平面型E

-

MeDG CLC LT poly

-

^Si TFTの

1.0E

-

^{0 5}

1.0E

-

⁰⁶

̲

^1.0E

^-

^{0 7}

二(

5ー

31.oE

-

^{0 8}

.E

li1

〇 1.0E

-

^{0 9}

1.0E-^{1 0}

1.0E

-

¹¹

( b )  TG:Controlgate.

BG:Drive gate

-

⁴

-

³

-

²

-

^{1  0  1  2  3  4} 

-

⁴

-

³

-

²

-

^{1  0  1  2  3  4}

TG voltage(V)  BG voltage(V)

Fi

g

.3.Transfer characteristic o f n

-

^ch4T self

-

^ali

^g

^ned 

^p

^lanar E

-

MeDG CLC LT poly

-

^Si TFTs.(a)Transfer characteristic of the TG drive for various BG volta

g

es.(b)Transfer characteristic ofthe BG drive under various TG voltages.Bold red solidlines in each fi

g

ure show the transfer characteristic ofthe connectin

g

double

-

gate mode.Copyright(2016)The Japan Societ

y 

o f Applied Physics

1.0E

-

^{0 5}

1.0E

-

^{0 6}

789000EEE000

︵v

︵

︶-

u a u n o

u一 e﹂0

1.0E-10 1.0E-¹¹

( a )  B G :TG:Drive conlrolgategate ₁

.0E-05

1.0 E

-

^{0 6}

1.0E-⁰⁷

二t

1

i

^l

:=^1.0E

-

^{0 8}

1

i

^;

S

〇 1理 .0E-^{0 9}

1.0E

-

¹⁰

1.0E-11

( b )  TG:Controlgate. B G .Drive gate

-

⁸

-

⁷

-

⁶

-

⁵

-

⁴

-

³

-

²

-

^{1  0}  -⁸ -⁷ -⁶ -⁵ -⁴ -³ -² -^{1  0}

TG Volta9e(V)  BG voltage(v)

Fig.4.Transfer characteristic o f p

-

^ch4T self

-

^{aligned planar E}

-

MeDG CLC LT pol

y -

^Si TFTs. (a)Transfer characteristic ofthe TG drive for various BG voltages. (b)Transfer characteristic of the BG drive under various TG voltages.Bold red solidlines in eachfigure show the transfer characteristic ofthe connectin

g

double

-

gate mode.Copyright(2016)The Japan Society o f Applied Physics

28 東北学院大学工学部研究報告  第51巻第1号  2017

TG 駆動におけるトランスファ特性を示している。 ド レイン電圧100 mVにおいて、TG電圧は一4.0 か ら 4.0 Vまで動作させており、BG制御電圧は0.5V 間隔で一3.0から3.0 Vまで変化させている。V

,

^hの 値は BG 制御電圧の減少に伴つて負から正にシフ トしている。図3(b)は、異なるTG制御電圧下での BG 駆動におけるトランスファ特性を示している。 ド レイン電圧100 mVにおいて、BG電圧は^一4.0から 4.0 Vまで動作させており、TG制御電圧は0.5V 間隔で^一3.0から3.0 Vまで変化させている。

n

^hの

値は TG 制御電圧の減少に伴つて負から正にシフ トしている。 このシフトは TG 駆動で観察されたもの と同様であるが、 各間隔でのシフトの大きさは TG 駆動のものよりも大きい。 各図における赤色の太線

は、ドレイン電圧100mVの連結型DGモードでの

トランスファ特性を示している。

図4(a)は、異なるBG制御電圧下での

p -

^{c h 4 T}

自己整合平面型E

-

^{MeDG CLC LT pol}

^y -

^Si TFTの

TG 駆動におけるトランスファ特性を示している。 ド レイン電圧は^一l00 mVで、TG電圧は0から一8.0 V まで動作させており、BG制御電圧は0.5 V 間 隔 で 0 か ら^一6.0 Vまで変化させている。V

,

l^{h の 値 は B G}

制御電圧の減少に伴つて負の値から小さい負の 値にシフトしている。図4(b)は、異なるTG制御電 圧下での BG 駆動におけるトランスファ特性を示し ている。ドレイン電圧は^一l00 m V で 、 B G 電 圧 は 0 から一8.0 Vまで動作させており、TG制御電圧は 0 . 5 V 間 隔 で 0 か ら一6.0Vまで変化させている。V

,

^h

の値はTG 制御電圧の減少に伴つて負から正にシ フトしている。各間隔での V

,

^h シフトの大きさはTG 駆動のものよりも大きい。この振る舞いは図3に示 し た n

-

c h 4 T 自 己 整 合 平 面 型 E

-

^MeDG CLC ]

̲

^;「

pol

y -

Si TFTのものと類似している。各図における 赤色の太線は、ドレイン電圧^一100 m

v

での連結型 DG モードのトランスファ特性を示している。

図 5(a)は異なる制御ゲート電圧(Mc^G)下における n

-

ch4T自己整合平面型E

-

MeDG CLC LTpol

y -

^Si

TFTの1

',

^hの値を示している。V

,

^{1h は直線外挿法に}

より定義している。我々はyを、微小な制御ゲート

電圧変化下における駆動TFTのV

,

^h変調の大きさ で定義しており、ァ =

l

^△?h/△V

,

cG

l

と 書 け る 。  こ こ で、△l

,,

^hは駆動TFTの閾値電圧の変化を表して お り、△V

,

cGは制御ゲート電圧の微小変化を表し て い る 。 図 5 ( b ) は 、 異 な る 制 御 ゲ ー ト 電 圧 下 に お け る

p -

^{ch T F T の}

ⁿ

^{hを示している。} 

^y

^の定義

は n

-

^ch TFTのものと同様である。 T G 駆 動 と B G

24︵﹀︶ i﹀

-

⁶

-

⁸

-^{1 0}

24l

﹀ ;:︶ 5﹀

-

⁶

-

⁸

-

^{1 0}

-

⁴

-

³

-

²

-

^{1 0 1  2 3 4}  

-

⁷

-

⁶

-

⁵

-

⁴

-

³

-

²

-

^{1 0 1}

VCG(V)  VCG(V)

Fi

g

.5.1

' ,

^h variation as afunction of V

,

cG for(a)n

-

ch4T self

-

^ali

^g

^ned 

^p

^lanar E

-

MeDG CLC LT pol

y -

Si TFT and(b)

p -

^{c h 4 T  self}

-

^ali

^g

^ned 

^p

^lanar E

-

MeDG CLC LTpol

y -

^Si TFT.

^γ

^{is defined as y =}

l

△Vlh=△V^(CG 

I

^.

Copyright(20l6)The Japan Society o f  Applied Physics

876000

言^{0 .5} itll,0.4 の d 0.3

210000 876000

1 ;0.5

・9

' _一

0. 4 の の0 .3

210ooa

)p

-

^{Ch  ●TG d}_{〇 B G d}^li_ri^ve_ve

〇 〇 〇

〇

〇 0

〇

●●●■■■●■■■■●■

-

⁴

-

³

-

²

-

^{1 0 1 2 3 4}  

-

⁷

-

⁶

-

⁵

-

⁴

-

³

-

²

-

^{1 0 1}

VCG(V)  VCG(V)

Fig. 6. Subthreshold slope(s.s.)variation as a function of V

・

^cG for(a)n

-

^ch4T self

-

^ali

^g

^ned 

^p

^lanar

E

-

MeDG CLC LT pol

y -

Si TFT and(b)

p -

^ch4T

self

-

^ali

^g

^ned 

^p

^lanar E

-

^{MeDG  CLC LT pol}

^y -

^Si

TFT.

Copyri

g

ht(2016)The Japan Societ

y 

of A

pp

lied Physics

1.1 1.0

98765430000000

/

一 一

一一一

o q

︐-一PaE

e

E o N

0.2 0.1

0. 0

-

^{4  -3  -2  -1  0  1}

VCG(V)

3  4

1.1 1 .0

98765430000000f

-一一一

o q

l一一PNE a

E e

﹂oN 210000

-

^{7  i} 

-

⁵ 

-

⁴ 

-

³ 

-

² 

-

^{1  0}

VCG(V)

Fi

g

.7.Mobiiit

y 

variation as afunction ofV

,

cG for (a)n

-

^ch4T self

-

^{aligned planar E}

-

^{MeDG CLCL T}

pol

y -

^{Si TFT and(b)}

^p -

^ch4T self

-

^ali

^g

^ned 

^p

^lanar

E

-

MeDG CLC LT poly

-

^Si TFT.

Copyri

g

ht(20l6)The Japan Societ

y 

of A

pp

lied Physics

ガ ラス基板上に形成された自己整合四端子平面型埋込式メ夕ルダブルゲー ト低温多結品シリ コ ン 薄 膜 ト ラ ン ジ ス 夕 の 制 御 性   29

駆動におけるyの違いは、 TG S i 02 と B G  S i 02

の膜厚の違いに起因している。 括弧内の

y

の値 は理論値であり、 後に議論する。

図6(a)は、 異なる制御ゲー ト電圧下における n

-

ch4T自己整合平面型E

-

MeDG CLC LT pol

y -

S i T F T の サ ブ ス レ ッ シ ョ ル ド ス ロ ー プ ( s.s.)の値 を 示 し て い る 。  s.s. は T F T の 電 流 を l 桁 増 加 さ せるのに必要なゲー ト 電 圧 を 意 味 し て お り 、  値 が 小 さ い ほ ど ス イ ッ チ ン グ が 急 峻 で あ る こ と を意味している。 T G 駆 動 の s.s. の 値 は B G 駆 動 の も の よ り も 小 さ い 。 こ れ は T G の ゲー ト S i 02

の 膜 厚 が B G の も の よ り も 薄 い た め で あ る 。 さ ら に 、s.s.の値は V

,

cGの減少に伴つて減少してい る。図6(b)は

p -

chTFTに関する同様のデータを 示 し て い る 。  s.s.の値は、 V⁽cGの増加に伴つて減 少 し て い る 。 こ の 傾 向 は n

-

ch T F T の も の と 異 な っている。 TG駆動のs^.s.の値がBG駆動のもの よ り も 小 さ い の は 、 T G ゲー ト ス タ ッ ク の S i 02

の膜厚が薄いためである。

図7(a)は、 異なる制御ゲー ト電圧下における n

-

ch4T自己整合平面型E

-

^{MeDG CLC LT pol}

^y -

Si TFTの電界効果移動度を示している。 こ れ ら の値は各動作モードでの最大移動度で規格化 し て あ る 。  T G 駆 動 と B G 駆 動 の 最 大 電 界 効 果 移 動 度 は 、 そ れ ぞ れ 1 6 5 と 1 4 3 c m2/V s で あ り 、

( b ) E/D inverter(TG drive)

505110︵﹀︶︐ a6

e

-一 o﹀- nd

- n〇

0.0

Vjn

l

:

0.0  0.5  1.0  1.5  2.0

lnput voltage(V)

Fi

g

.  8.  Performance  of  ED  inverters  under various values of V

,

cG: ( a ) l ayout ofTG

-

^drive ED

inverter and(b)inverter characteristic for various control

g

ate voltages.

Copyri

g

ht(2016)The Japan Societ

y 

of A

pp

lied Physics

こ れ ら は 相 互 コ ン ダ ク  タ ン ス の 最 大 値 か ら 算 出 し た 。  電界効果移動度は V(cGに対して凸形状 を示しており、負と正の制御ゲート電圧下で減 少 し て い る 。

図7(b)は、 異なる制御ゲー ト電圧下における

p -

ch4T自己整合平面型E

-

MeDG CLC LT poly

-

Si TFTの電界効果移動度を示している。 こ れ ら も ま た 、  最大移動度で規格化してある。 T G 駆 動とBG駆動の最大電界効果移動度は、 それぞ れ 6 8 と 7 4 c m2/Vsであった。 p

-

^{chTFTの V}

^,

^cGに

対する電界効果移動度は、 n

-

^{ch TFTの右半分の}

傾 向 と 似 て い る 。

4 T 自 己 整 合 平 面 型 E

-

MeDG CLC LT pol

y -

^Si

T F T の 応 用 例 と し て 、 n

-

c h T F T を 用 い た E D イ ンバータの性能を評価した。 T G 駆 動 E D イ ン バータを動作させるために、二つのn

-

^ch TFTを

図8(a)に示すように接続した。 T G 駆 動 T F T は

v :

cG = 0 で デ ィ プ リ ッ シ ョ ン 型 と し て 動 作 し 、 LOAD T F T と し て 用 い て い る 。 一 方 、 V

,

cG を加

え る こ と に よ り

ェ

ン ハ ン ス メ ン ト 型 に 調 整 し たTFTはDRIVE TFTとして用いている。図8(b) は D R I V E  TFTの異なる V

,

cGに お け る 2 . 0  V で の E D イ ン バ ー タ の 特 性 を 示 し て い る 。  E D イ ン バータ は B G 制 御 電 圧 が^一4.0 V以下で良好な 特 性 を 示 し て い る 。

( b ) E/D 一﹀--﹀︶︵a

︶

inveonDe

︶

d 114003322 05005050rter^.5 (BG drive)

-:n〇

0  0.5  1  1.5  2  2.5  3  3.5  4 lnput voltage(V)

Vin

l

^l

Fi

g

.  9.  Performance  of  ED  inverters  under various values ofV⁽cG:(a)layout o f B G

-

^drive ED

inverter and(b)inverter characteristic for various control gate voltages.

Copyright(2016)The Ja

p

an Society o f  A

pp

lied Physics

30 東北学院大学工学部研究報告  第51巻第1号  2017

B G 駆 動 E D イ  ン バータを動作させるために、

二 つ の n

-

^ch T F T を 図 9 ( a ) に 示 す よ う に 接 続 し た 。 図 9 ( b ) は、 異なる V(cGに お け る 4.0 V で の E D イ ン バ ー タ の 特 性 を 示 し て い る 。  こ の イ ン バ ー タ は 2.0 V や 3.0 V で は 動 作 し な か っ た 。 B G 駆 動 E D イ ン バ ー タ の 性 能 は T G 駆 動 E D イ

ンバータ の も の よ り も 劣つて い る 。

4 議 論

我々の実験で得られた

y

のデータをMasaharaら の 理 論 的 ア プ ロ ー チ で 得 ら れ た 値 と 比 較 し た [31,32]。 図5に示された括弧内の値は理論的に予 測される値である。 彼らのアプローチによると、 TG 駆動のn

-

ch4T自己整合平面型E

-

MeDG CLC LT p⁰l

y -

^{Si TFTの ア の値は VB G <??G と VIB G > ??G}

において、それぞれ0.4 3 と 0 . 6 7 で あ る 。 こ こ で 、 V

,

^hDG は連結型ダブルゲート動作時の閾値電圧で ある^o BG駆動の

γ

^{の値はVT G <} V^thDG と VT G >V^thDG

において、それぞれ1.5と2.3である。 

p -

^{c h 4 T 自}

己整合平面型E

-

^MeDG CLC ]

̲

^T pol

^{y -}

^{Si TFTに関}

して、TG駆動の

γ

^の値はV^IB G <?hDG と V

、

^{B G >VthDG}

において、それぞれ0.6 7 と 0.43である。 B G 駆 動 の y の 値 は 「T G < M o^G と 「^{T G >}

n

^{mGにおいて、そ}

れぞれ2.3とl.5である。これらの値は、図5に記 された実験から得られたデータとともに表Iと表

n

^に

まとめた。 実験により得られた値は理論値によく一 致している。

著者の原により以前行われた研究によると、膜 厚62nmの(100)Si活性層をも

っ

^{1 0 Ω}cmの酸素 注入分離法(SIMOX)基板を用い、TFTプロセスに より作製されたSIMOX金属一酸化物一半導体電界 効果トランジスタ(MOSFET)の電界効果移動度、

n

^hの値、s.s.は、それぞれ670 cm2/

v

^s、一1.0 

v

、87 mV/decであった[33]。この結果は、PECVD

-

^{S i 02と}

PECVD

-

^{S i 02/}Si界面が十分に良好であることを示 している。 CLC pol

y -

Si薄膜は高品質大粒径ラテラ ル結品から構成されているため、 pol

y -

^{Si 薄膜内の}

欠 陥 密 度 は 非 常 に 小 さ い こ と が 期 待 さ れ 、 PECVD

-

^{S i 02/pol}

^y -

^Si 界面もまた良好であると期待

される。ゆえに、y は理論値に類似した傾向を示し

たと考えられる。

この結論は、p

-

ch4T自己整合平面型E

-

^MeDG

CLC LT pol

y -

^Si TFTの

ⁿ

^hの大きな負シフトと矛盾 しているように思われる。 W と S i 02をゲートスタック として用いたE

-

^{MeDG CLC LT pol}

^y -

^{Si TFTに関す}

る我々の以前の研究において、TFTの

n

^h は負に

Tablel . COmpa「iSOn 0f V ValueS fOr n

-

^{ch TFT.VlhDG=}

-

^{0.9 5 V}

Copyright(2016)The Japan Society ofApplied Physics TG drive(BG control) BG drive(TG control)

VB G <VthDG VB G >VthDG VT G <VthDG VT G >VthDG

Theory 0.4 3 0.67 1.5 2.3 Experiment 0.44 0.52 1.6 2.1 Tableli. COmpa「isOn 0f v ^ValueS fO「 p

-

^{Ch TFT. VthDG二一4.4 V}

Copyright(2016)The Japan Society ofApplied Physics TG drive(BG control) BG drive(TG control)

VB G <VthDG VB G >VthDG VT G <VthDG VT G >VthDG

Theory ^{0.67 0.43 2.3 1.5} Experiment 0.49 0.42 1.8 1.4

強くシフトしていなかった[26]。 ゆえに、 この p

-

^ch

TFT の実験における負シフトの起源は、 意図しな いチャネル領域のドナーによる汚染であり、 S i 0²ゲ

ート絶縁膜内の欠陥やSi/S i 0²界面の固定電荷で はないと判断できる。

?cGに対するs.s.の変化の傾向は、異なる

y,

cGに 対するチャネル層の位置の変化で説明できる。n

-

ch4T自己整合平面型E

-

^{MeDG CLC LT pol}

^y -

^Si

TFTにおいて、負の VcG は駆動ゲート側の pol

y -

Si/S i 0²界面に電子を蓄積させ、一方、正のMc^Gは 制御ゲート側の pol

y -

^{Si/S i 02 界面に電子を蓄積さ}

せる。ゆえに、駆動ゲート電圧は、後者と比較して 前者の方が鋭敏に表面ポテンシャルに影響を与 える。 p

-

c h 4 T 自 己 整 合 平 面 型 E

-

^{MeDG CLC LT}

pol

y -

^Si TFTにおいて、負のMcGは制御ゲート側の pol

y -

^{Si/S i 02} 界面に正孔を蓄積させ、 一方、 正の VcG は駆動ゲート側の pol

y -

^{Si/S i 02 界面に正孔を}

蓄積させる。 ゆえに、 駆動ゲート電圧は、 前者と比 較して後者の方が鋭敏に表面ポテンシヤルに影響 を与える。従つて、n

-

^{c h と}

^p -

^{ch TFTにおいて V}

^・

^cG

に対するs.s.の変化は正反対の傾向を示す。

n

-

ch4T自己整合平面型E

-

^{MeDG CLC LTpol}

^y -

Si TFTの移動度の変化は凸形状を示している。こ れは、 S i 02/Si 界面の垂直電界の変化に起因して いる。

v ,

^cGが負の方向に減少するにしたがい、駆動 ゲート界面のチャネルにおける Si のバンドは勾配 が急になる。 よって、 電子は駆動ゲートの界面に蓄 積され、界面キャリア散乱の影響が増加する。^一 方、V

,

^cG が正の方向に増加するにしたがって、電 子は制御ゲートの界面に蓄積される。 ゆえに、 正と 負両方の  McG によって移動度は界面散乱の影響 を強く受け減少する。 

p -

c h 4 T 自 己 整 合 平 面 型 E

-

MeDG CLC LT pol

y -

^Si TFTに関しては、移動度の ピークはV

,

c^Gが一6Vにあり、移動度は V

,

cGの増加 に伴つて減少している。駆動ゲートのSi/S i 02 界面

ガ ラス基板上に形成された自己整合四端子平面型埋込式メ夕ルダブルゲ^ー ト低温多結品シリ コ ン 薄 膜 ト ラ ン ジ ス 夕 の 制 御 性   31

の正孔のポテンシャルは、V

,

cG の増加に伴つて勾 配が急になる。 これにより、 正孔は駆動ゲートの界 面に蓄積され、 強い界面散乱を受ける。 その結果 として移動度は減少する。不幸にも、

p -

^{ch T F T の}

V

,

^hは一6Vに位置するため、我々は^一6 V 以 下 の 移 動度の減少を観察できていないが、

v ,

cG  が一6  V 以下で移動度が減少することが予測できる。

n

-

^{c h と p}

-

chの移動度の最大値は以前の報告よ りも小さいものになっている。以前報告したn

-

^{c h と}

p

-

c h の T G  CLC LTpol

y -

Si TFTの移動度の値は、

それぞれ300と80 cm2/Vに達している。この移動 度の違いは、SD設計の最適化が不十分であるこ とに起因している。第1の問題は、SD領域のSi薄 膜が薄いことによる高い寄生抵抗である。これは S D 領 域 上 の S i 02層に対する

ェ

ッチング条件が最 適化されていないことに起因しており、 このことは、

我々の以前の研究において透過型電子顕微鏡 (TEM)を用いて確認されている[25]。 二つ目の問 題は、W  BGの表面がCMP中に発生したディッ シングにより、 周辺のガラス基板よりも低いことに起 因して発生する溶融SiのSD領域からチャネル領 域に対する流入である。 これにより、埋め込まれた WBGの周辺のSiは薄くなりSD領域の寄生抵抗 が高くなる。第3の問題は、我々のTFTにおいて SDコンタクトとチャネル領域の距離が長いことに起 因する寄生抵抗の増大である。

我々は、V

・

^cGが一4.0 V以下で2.0 V で の T G 駆 動EDインバータの動作に成功した。 図5(a)に示し たデータから、V

,

cG =

-

^4.0 V と い う 値 は T G 駆 動 TFT がディプリッション型から

ェ

ンハンスメント型に 切り替わる臨界点に対応していることが確認できる。

よって、TG駆動EDインバータはV

・

^{cGが一4.0 V 以}

下で正常に動作している。 T G 駆 動 T F T の 小 さ い s.s.によって、 低い動作電圧で高いゲインをも

っ

ED インバータを動作させることが可能になってい る。一 方 で 、 B G 駆 動 E D イ ン バータの性能はTG 駆 動 E D イ ン バータのものよりも劣つている。 B G 駆 動 T F T の s.s.はTG駆動TFTのものよりも劣つて いるため、BG駆動EDインバータを動作させるた めには高い動作電圧が必要となり、V

、

ⁿ

-

^V;

^。

^u

^,

^特性は

TG駆動EDインバータのものよりも劣り、小さいゲ インとなっている。

5 結 論

CLC法により作製された pol

y -

^{Si薄膜をチャネ}

ルとして有する高性能なn

-

^{c h とp}

-

^{chの4T自己整}

合平面型E

-

MeDG CLC LT pol

y -

^{Si TFTをガラス}

基板上に作製した。 y =

l

△V

,

^h,/△V

,

cG

l

で書かれる V

,

^h

変調の大きさは、n

-

^{c h と}

^p -

^{ch TFTともに理論値に}

近いものであった。 s.s.の値は、 制御ゲート電圧に よって変化し、その傾向は駆動ゲート側あるいは 制御ゲート側に発生するチャネルの位置によって 説明できる。 また、 制御ゲート電圧による移動度の 変化が観察され、このことは垂直電界の強さの変 動 に よ っ て 説 明 で き る 。 4 T 白 己 整 合 平 面 型 E

-

MeDG CLC LT pol

y -

^Si TFTの高い制御性は、高 品質な pol

y -

^{Si薄膜と pol}

^y -

^{Si/S i 02界面によるもの}

である。4T TFTの高い制御性を利用してEDイン バータが作製され、2.0 Vでの正常な動作が確認 された。本研究のTFTは、個々の V

,

^{h を独立に制}

御可能であることから、個々の V

,

^{hを独立に制御で}

きないグランドプレーン型の4TFETとは異なるも のである。個々の L Tpol

y -

SiTFTが有する高いl

',

^h

制御性は、ガラス基板上での高速か

っ

低消費電 力な回路を実現可能にするものである。

謝辞

本研究は科学研究費基盤(C)22560341 と ( C ) 25420339により援助された成果を含んでいる。ま た、 一部は文部科学省ナノテクノロジープラットフ ォームの支援により行われた。

参考文献

[ l ] A. 0. Adan,S. 0 n o , H. Shiba

y

ama,and R.

M i

y

ake,IEDM Tech.Dig.,l990,p.399.

[2]A.Kumar, J.K.〇.Sin,C.T . N

g

uyen,and P.K.

Ko,IEEE Trans.Electron Devices45,2514(1998).

[3]K.Makihira,K.Nakagawa,and T^.Asano,Tech.

Di

g

.A M

-

^LCD,200l,

^p

^.243.

[ 4 ] S. Zhang, R^. Han, J. K^. 0. Sin,and M^. Chan, IEEE Electron Device Lett.22,530(200l).

[5]S.Zhang,R.Han, J. K. 0 . S i n , a n d  M.Chan, IEEE Trans.Electron Devices49,718(2002).

[6]Y.

-

C W u , T .

-

^C.Chang,C.

-

^Y.Chang,C.

-

^S.Chen,

C.

-

^H.Tu,P.

-

^T.Liu,H.

-

^{W.Zan,and Y.}

-

^H.Tai,A

^pp

^l.

Ph

y

s.Lett.84,3822(2004).

[7]Z.Xiong, H.Liu,CZhu,and J.K.0.Sin,IEEE Trans.Electron Devices52,2629(2005).

[8]M.

-

^S.Shieh, J.

-

^{Y.Sang, C.}

-

^Y.Chen,S.

-

^D.Wang,

and T.

-

^{F.Lei, Jpn. J . A}

^pp

^l.Ph

^ys

^.45,3159(2006).

[9]C.

-

^C.Tsai,K.

^-

^{F. Wei,Y.}

-

^J.Lee,H.

^-

^{H. Chen, J.}

-

L.Wan

g

, I .

-

^{C.Lee,and H.}

-

^C.Chen

^g

^{,IEEE Electron}

Device Lett.28,1010(2007).

[ l 0 ] M . I m ,  J.

-

^W.Han,H.Lee,L.

-

^{E.Yu,S.Kim,C.}

-

32 東北学院大学工学部研究報告  第5111l

:

1i第 1i1

-

²⁰¹⁷

H . K i m , S.C. Jeon,K.H.Kim,G.S.Lee, J.S . 0 h , Y. C. Park,H. M . L e e, and Y.

-

^{K. Choi,IEEE}

ElectronDevice Lett.29,102(2008).

[ l 1 ] T.

-

^C.Liao,S.

-

^{W.Tu,M.H. Yu,W.}

-

^K.Lin,C.

-

C. Liu, K.

-

^{J. Chang, Y.}

-

^{H. Tai,and H.}

-

^{C. Cheng,}

IEEE Electron Device Lett.29,889(2008).

[ l 2 ] H .

-

H.Hsu,T.

-

W^.Liu,L.Chan,C.

-

^D.Lin,T.

-

^Y.

Huang,and H.

-

^C.Lin,IEEE Trans.Electron Devices 55,3063(2008).

[l3] J.

-

^T.Sheu,P.

-

^{C.Huang, T.}

^-

^S.Sheu,C.

-

^C.Chen,

and L.

-

^A.Chen,IEEE

Electron Device Lett.30,139(2009).

[ l 4 ] H.

-

^H.Hsu,H.

^-

C.Lin,L.Chan,andT.

-

Y.Huan

g

, IEEE Electron Device Lett.30,243(2009).

[ 1 5 ] H.

-

^{C. L i n , W.}

-

^{C. Chen,C.}

^-

^{D. Lin,and T.}

^-

^Y.

Huang,IEEE Electron Device Lett.30,644(2009).

[16]P^.

-

^{C. Huan}

^g

^{, L.}

-

^{A.Chen,and J.}

-

^T.Sheu,IEEE

Electron Device Lett.3 1 , 2 l 6 ( 2 0 l 0 ) .

[l7] J.

-

W . H a n , S .

-

^{W . R}

y

u , D .

-

H . K i m , a n d  Y.

-

^K.

Choi,IEEE Trans.Electron Devices57,60l(2010).

[ 1 8 ] C .

-

^{M. Lee  and  B.}

-

^{Y. Tsui,IEEE  Electron}

Device Lett.31,683(20l0).

[19]H.

-

^{H. Hsu,H.}

-

C.Lin,and T.

-

^Y.Huan

^g

^{, I E E E}

Trans.Electron Devices57,905(2010).

[20]S.

-

^I.Kuroki,X.Zhu,K.Kotani,and T.Ito, Jpn.

J.A

pp

l.Phys.49,04DJ l 1 ( 2 0 l 0 ).

[21]H. J. H^. Chen, J.

-

^{R. Jhang, C.}

-

^{J. Huang , S.}

-

^Z.

Chen,and J.

-

^C.Huang,IEEE Electron Device Lett.

32,155(2011).

[22]S.Fu:Jii,S.

-

^I.Kuroki,K.Kotani,and T.Ito, J

p

n. J . Appl^.Phys. 50,04DHl0(201l).

[23]A. Hara,M.Takei,K.Yoshino,F.Takeuchi,M.

Chida,and N.Sasaki,IEDM Tech.Dig.,2003,8.6.1.

[24]A. Hara,T. Sato,K. Kondo,K.Hirose,and K.

Kitahara, Jpn. J.Appl.Phys^.50,02l401(2011).

[25]H. 0 gata,K. Ichijo,K. Kondo,and A^. Hara, IEICE Trans.Electron.E96

-

C,285(2013).

[ 2 6 ] S. Sasaki,H. 0

g

ata, and A. Hara,Tech. Dig.

A M

-

^FPD,2013,

^p

^.251.

[ 2 7 ] A. Hara,F. Takeuchi,M. Takei,K. Su

g

a , K^. Yoshino,M. Chida,Y. Sano,and N. Sasaki, Jpn. J.

Appl.Phys^.41,L311(2002).

[ 2 8 ] A . Hara,M. Takei,F. Takeuchi,K. Su

g

a , K.

Yoshino,M. Chida, T. Kakehi,Y. Ebiko, Y.Sano, and N. Sasaki, Jpn. J. Appl. Phys. 43,l269(2004).

[ 2 9 ] A. Hara,S.Kamo,and T. Sato,IEICE Trans.

Electron.E97

-

C,l048(2014).

[ 3 0 ] Y . S h i k a , T^. Bessho,Y. 0kabe,H. 0

g

ata,S.

Kamo,K.Kitahara,andA.Hara, Jpn. J.Appl. Phys.

52,03BB01(20l3)^.

[31]M.Masahara,Y.Liu,K.Sakamoto,K.Endo,T.

Matsukawa,K.Ishii,T. Sekigawa,H. Yamauchi,H.

Tanoue,S.Kanemaru,H.Koike,and E.Suzuki, IEEE Trans.Electron Devices52,2046(2005).

[32]M.Masahara,S.

-

^{I.0'uchi,Y.Liu,K.Sakamoto,}

K.Endo,T.Matsukawa,T.Sekigawa,H.Koike,and E.Suzuki,IEEE Trans.Nanotechnol.5,716(2006).

[ 3 3 ] A. Hara,F^. Takeuchi,and N.Sasaki, J. A

pp

1.

Phys.9l,708(2002).

翻訳原論文

Contro1labilit

y 

of self

-

aligned four

-

terminalplanar embedded  meta1  double

- ^g

^{ate  1ow}

-

temperature polycrystalline

-

^{silicon  thin}

-

^film  transistors  on  a glass substrate

"

HirokiOhsawa,Shun Sasaki and Akito Hara: Jpn. J.

A

pp

1. Phys.55(2016)03CC01.

http://dx.doi.org/l0.7567/JJAP.55.03CC0l