ディジタル制御によるスイッチング電源の適応化手法とリミットサイクル振動低減化手法

1

目次

第1 章 序論 ... 3 1.1 背景 ... 3 1.2 目的 ... 4 第2 章 ディジタル制御に基づくスイッチング電源の概要 ... 5 2.1 ディジタルスイッチング電源の概要 ... 5 2.2 ディジタルスイッチング電源の動作原理 ... 9 2.2.1 プログラム構成 ... 9 2.2.2 PWM 波生成のアルゴリズム ... 11 2.2.3 出力信号の A/D 変換 ... 13 第3 章 ディジタル制御に基づくスイッチング電源のオフライン制御手法 ... 15 3.1 最小二乗法に基づくシステム同定法 ... 15 3.2 オフラインシステム同定実験 ... 17 3.3 ディジタル制御による制御実験 ... 21 3.3.1 積分制御器 ... 21 3.3.2 内部モデル制御法 ... 23 3.3.3 外乱オブザーバー ... 24 3.3.4 外乱オブザーバーに基づく内部モデル制御法 ... 25 3.3.5 DIMC 法のスイッチング電源への適用 ... 26 3.3.6 シミュレーション結果 ... 28 3.3.7 ディジタル制御によるスイッチング電源の制御実験結果... 30 第4 章 負荷変動に対するスイッチング電源の適応化 ... 32 4.1 負荷変動によるスイッチング電源のモデル変化 ... 32 4.2 可変忘却要素を用いたオンランシステム同定法 ... 33 4.3 オンラインシステム同定実験 ... 37 4.4 スイッチン電源の適応化 ... 40 4.5 適応化 DIMC によるシミュレーション結果 ... 42 第5 章 ディジタル制御電源のリミットサイクル振動低減化手法 ... 44 5.1 シミュレーションによるリミットサイクル振動の再現 ... 44 5.2 ディジタル制御電源における出力電圧振動特性 ... 47 5.2.1 目標値に対する出力電圧振動特性 ... 47 5.2.2 入力電圧の変動に対する特性 ... 49

2 5.3 ディジタル制御電源のリミットサイクル振動低減化手法 ... 50 5.3.1 リミットサイクル低減化手法に対する特性 ... 54 5.3.2 入力電圧の検出分解能に対する特性 ... 55 5.4 入力電圧の推定法 ... 56 5.5 負荷変動を考慮した入力電圧推定法 ... 57 第6 章 まとめ ... 59 参考文献 ... 61 発表論文 ... 63 謝辞 ... 64

3

第

1 章 序論

1．1 背景

近年、情報通信機器やノートパソコンなど汎用電子情報通信機器に用いられる汎用スイ ッチング電源に対する要求性能の複雑化・多様化は著しい。電圧のマルチレベル・高品質 化、省エネ化による待機電力の削減や変動効率の向上、ディジタル負荷特有の電圧安定性、 分散・並列冗長運転のための通信機能、EMI 環境対策などがその例としてあげられる。 従来より、スイッチング電源にはアナログ制御が用いられているが、その利点としては エンジニアが制御器の設計を理解しやすいことや、アナログ制御をサポートする LSI など が豊富に存在すること、エンジニアによる独自性が大きいことなどがあげられる。一方、 近年の要求性能に対しては、個々の負荷に対して設計条件を変えて個別の制御器を設計す る必要がある事、仕様変更に伴い部品の交換が必要な事、電源の機能の複雑化・高性能化 に伴う部品数や回路の肥大化などが問題となってきている。これらの要求に対してアナロ グ方式、すなわちハードワイヤードで実現するのは、回路が複雑になりすぎて現実的では ない。 これに対し、ディジタル制御をスイッチング電源に導入した場合、複数の負荷に対して も 1 つの制御器で対応でき、仕様変更は設計者が実際に部品を交換し微調整、再設計する のでなく、ソフトウェアによる変更が可能となる。また、ディジタル化することで高度な 制御法を容易に適用する事ができるので、抵抗や容量といった負荷条件の変化や、入力条 件の変化などの外乱が出力に与える影響の補償、出力フィルタの小型化などができる。ま た、動作状態のモニタリングをすることで、状態に応じた最適化が可能になる。加えて、 負荷変動時の出力電圧のピーク値を小さく制御できる上、常に一定で高速な起動時間を実 現できる。また、負荷推定や故障診断なども適用可能である。 このように電源のディジタル化が推進される背景には、電圧精度や費用対効果などにお いてアナログ方式では対応できなくなっている現状や、POL（point of load）コンバータの 負荷にあたる FPGA（field programmable gate array）やマイクロプロセッサの微細化や高性能 化などプロセス技術の進化がディジタル制御化を後押ししている。

4

1.2 目的

前述のとおり、汎用スイッチング電源のディジタル制御化によって、従来のアナログ制 御で出来なかった高度な制御法を適用することが可能になる。これまでのアナログ制御で は PI 制御や位相補償といった古典制御を主に行っているが、ディジタル制御を導入すると ロバスト制御や電圧と電流の同時制御、システム同定法に基づく適応・学習制御、故障診 断など、高度な機能を導入できる。コスト比としてはアナログ制御器では 40 円、ディジタ ル制御器としては 70 円程度となるがこの差額分をディジタル制御の付加価値により埋める。 本研究では、電源に Digital Signal Processor (DSP)、Field Programmable Gate Array (FPGA) などの集積回路を用いることで、ディジタル制御を行う。また、このディジタル制御は C 言語やハードウェア記述言語(HDL)などを用いることで、プログラミングを行なう。ディジ タル制御電源の開発にあたり、これまでに Matlab を用いたシミュレーションを行い、負荷 変動に対してロバストで応答性のよい制御系の構築を行ってきた。また、その実用性を示 すために、FPGA を用いた電源ボードを製作し、システム同定実験を通してディジタル制御 系を構築し、最初に開ループでの実験を行い、次に I 制御、DIMC の実験を行い、ディジタ ル制御による有効性を検討してきている。 本開発では、汎用スイッチング電源をアナログ制御方式または LSI 制御方式からディジ タル制御方式に単に置換するだけでなく、現状主体であるパワエレ技術と先端ディジタル 制御技術を統合化することによりスイッチング電源を知能化することを目的とする。これ により、上述した要求性能を満たすための高速・高分解能 PWM 制御、先進ディジタル制御、 高速処理プログラミング、自由な付加修正機能、故障診断機能等を達成するディジタル独 自の機能を付加した低コストな知能化された汎用電源の開発・実用化を目指す。 しかしながら、ディジタル制御を導入したことにより出力電圧に一定振幅、周波数の振 動であるリミットサイクル振動が生じることが確認されている。従来のアナログ制御では 確認されないディジタル制御固有の現象である。A/D 変換器と D/A 変換器の分解能差、ス イッチング電源による入力電圧の変動を原因とするこの出力電圧のリミットサイクル振動 を低減化する手法についても本論文では議論する。 本論文の構成、第 2 章ではディジタル制御に基づくスイッチング電源について、第 3 章 ではディジタル制御によるスイッチング電源のオフライン制御手法、第 4 章では負荷変動 に対するスイッチング電源の適応化、第 5 章ではディジタル制御電源のリミットサイクル 振動低減化手法、第 6 章でまとめについて述べる。

5

第

2 章 ディジタル制御に基づく

スイッチング電源の概要

2.1 ディジタルスイッチング電源の概要

本章では実験装置として使用したディジタルスイッチング電源の概要、ならびにその動 作原理について述べる。本研究に用いた実験装置のシステム構成図を図 2.1 に示す。また、 試験装置の仕様を表 2.1 に示す。ここでは、ハードウェアによる高速処理能力に着目し DSP ではなく FPGA を導入している。実験装置は 8 チャンネルの出力端子を持つ電源ボードで、 FPGA は電源ボード上に接続されている。また、FPGA は JTAG コネクタを介して PC と 接続されている。FPGA はハードウェア記述言語(HDL)を用いて論理回路を設計できる LSI であり、PC 上で Xilinx 社のソフトウェア ISE 9.1i を使用することで、電源ボードのデ ィジタル制御系を設計できる。

入力電圧に対し、パルス幅変調(Pulse Width Modulation 以下 PWM)の Duty 比を制御し、各 チャンネルに所望の電圧を出力する。電源ボードの各出力端子にはインバータとローパス フィルタ(LPF)が付いている。LPF を通ることで矩形波が平滑化され、直流電圧になって出 力される。各チャンネルの出力信号は A/D 変換器を経てフィードバックされる。A/D 変換 器はハードウェアの構成上 25 MHz で変換を行っている。変換されたディジタルデータはシ リアルデータなので、それをパラレルに変換する必要がある。そこで、FPGA により連続的 なシリアルデータの 14 clock 分を 1 データとしてシリアルからパラレルに変換し、各信号は DIO ボードを介して PC にデータ保存可能となっている。DIO ボードはコンテック社の PIO-32DM(PCI)を使用した。この DIO ボードはスタート、ストップ、クロックなどの条件 を VisualC/C++などの各種プログラミング言語を用いて設定できる。本研究では、FPGA からのラッチ信号によってデータの取得を開始し、1 クロック毎にデータを取得し、1000 クロック分のデータを取得するとデータの取得を停止する。

6 図2.1 システム構成図 表2.1 実験装置の仕様

入力電源

PWM Switching

(DAC)

---FPGA

LPF

負荷

ADC

DIO

ボード

v

_in

v

out

PC

実験装置概要

入力電圧v

_in

12 V

FPGA

Xilink Virtex4

クロック周波数

300 MHz

電圧出力ch数

8ch

A/D変換速度

25 MHz

A/D分解能

12 bits

PWM Duty分解能(D/A)

0.10 % (10 bits)

スイッチング

DPWMスイッチング

種類

降圧型

DC-DCコンバータ

7

実験装置の写真を図 2.2 および図 2.3 に示す。図 2.2 は XilinX 社の FPGA である Vertex-4 を搭載した Human Data 社の FPGA ブレッドボード XCM－009－LX15 である。図 2.3 は共 同研究企業である(株)ルネサステクノロジが開発した電源評価ボード DDC８CH＿TSB であ る。また、実験装置の全体図を図 2.4 に示す。 図2.2 XCM－009－LX15 図2.3 DDC8CH＿TSB

FPGA

JTAGコネクタ

DONE LED

コンフィグレーションROM

SERIAL ROM

POWER LED

FPGA

JTAGコネクタ

DONE LED

コンフィグレーションROM

SERIAL ROM

POWER LED

電源供給(12V) CH1,CH2 0.7～1.3V 　　4.4A CH3 1.8V 6A CH4 2.5V 6A CH6 3.3V 6A CH5 5V 6A CH8 1.2V 20A CH7 1.5V 8A 電源供給(9V) 電源供給(12V) CH1,CH2 0.7～1.3V 　　4.4A CH3 1.8V 6A CH4 2.5V 6A CH6 3.3V 6A CH5 5V 6A CH8 1.2V 20A CH7 1.5V 8A 電源供給(9V)

8 図2.4 実験装置全体図

DAC

ADC

FPGA

Config.

ROM

ADC

DAC

Power

Source

To PC

9

2.2 ディジタルスイッチング電源の動作原理

2.2.1 プログラム構成

FPGA (Field Programmable Gate Array)とは、自分で論理回路を設計出来るゲートアレイの 一種である。内部動作をソフトウェアで記述できるので短時間で所望の動作をさせること が可能となる。

HDL を用いたプログラム記述は、入出力信号宣言、内部信号宣言、動作記述の 3 つの部 分に大別できる。入出力信号宣言、内部信号宣言はプログラムで使用する信号名の宣言で、 信号のタイプやビット数も宣言する。動作記述はプログラム内での信号の動作を記述し、 FPGA の機能を設計する部分である。動作記述には if 文、case 文、for 文などの関数や手続 き文、トライステート信号などを使用する。HDL は Verilog,VHDL,AHDL などがある。今回 は Verilog を用いてプログラムを記述した。 図 2.5 は本研究で用いている FPGA で動作させているプログラムをブロックごとに分けた ものである。この機能ごとに分けられたブロックをモジュールと言い、最上層ブロックを トップモジュールと呼ぶ。 図2.5 プログラムのブロック図

source

program

clock

dcm300mhz

counter

adc_buff

top

Controller

pulse_gen

Plant

AD7274

DIO board

PC

latch

clock

[digit] [digit] pwmduty

FPGA駆動スイッチング電源

10 各ブロックの動作を説明する。”dcm300mhz" ブロックは、48MHz のシステムクロック を300MHz に変換する。これにより基本クロックは 300MHz になる。"counter" ブロック では、300MHz の基本クロックのカウントアップ信号から PWM 生成に使う信号や、制御 に用いる2MHz、250kHz の信号が作成される。PWM 生成に使う信号は"pulse gen" ブロ ックで使用される。"pulse gen" ブロックでは、PWM 波が作られ、その詳細については次 節で述べる。"ADC BUFF" ブロックは、入出力データはA/D 変換後にシリアルデータと してボード内に入ってくる。そのデータをパラレルに変換するブロック。変換されたデー タであるPWM DATA はDIO ボードに送られ、PC にテキストデータとして保存される。

11

2.2.2 PWM 波生成のアルゴリズム

PWM 波の生成には、クロック信号、PWMCNT、PWMDUTY の３つの信号を用いる。こ こで、クロック信号は 300MＨｚの基本信号、PWMCNT、PWMDUTY は任意に設定した信 号である。 最初にクロック信号によってカウントアップするカウンタを作成する。１クロック毎に カウント数が 1 増加し、最大値まで増加するとカウント数がリセットされる。このカウン タが PWMCNT 信号であり、カウント数を任意に設定することで信号の周期を決定する事が 出来る。また、クロック信号の周波数は 300MHz なので、カウント数を 300×106_にする事 で 1 秒周期の信号を作成する事も出来る。これを図 2.6 に示す。 次に、PWM 波の Duty 比を決定するための信号を与える。これが PWMDUTY 信号である Duty 比とは、図 2.7 のように 1 周期の中で信号が High の時間を%で示したものである。Duty 比はカウンタの最大値を 100％とし、最小値を 0％とする。よって PWMDUTY は PWMCNT と同じビット数を持つ信号になる。また、この 2 つの信号の最大値が Duty 比の分解能にな る。PWMDUTY はこの範囲において任意に値を設定できる。本研究では、カウンタの最小 値を 1、最大値を 1024 とした。このとき、PWMCNT、PWMDUTY は 12 ビットの信号にな り、PWM 波の周波数は1024/(300 × 106_{) = 3.41 μsで 293 kHz になる。} この 2 つの信号 PWMCNT と PWMDUTY によって PWM 波を作成する。以下にその方法 を説明する。図 2.7 に示すように PWMCNT と PWMDUTY が一致した時に PWM 波は High になり、PWMCNT が最小値に戻った時に Low になる。このとき、PWMCNT によるカウン タの周期が PWM 波の周期になり、PWMDUTY で設定した Duty 比だけ、PWM 波は High になる。 PWM 波において、Duty 比の分解能を大きくしようとするとカウンタの最大値が大きくな り、周期も長くなる。よって PWM 波も周期が長くなり、周波数が低くなる。逆に、PWM 波の周波数を高くすると、分解能が細かく取れなくなってしまう。このことから、ＰＷＭ 波の周波数と分解能はトレードオフの関係にあるといえる。また、FPGA における基本クロ ックの周波数も上限があるので、周波数と分解能を無限に大きくすることはできない。

12 図 2.6 PWMCNT 信号によるカウンタ 図 2.7 PWM 波の作成

1周期

カ

ウ

ン

ト

数

PWMDUTY

PWM波

PWMCNT

13

2.2.3 出力信号の A/D 変換

出力信号は AD7274 により A/D 変換された後、FPGA によりシリアルからパラレルに変 換する。以下では、その変換アルゴリズムを示す。 変換ブロックは ADC_BUFF のモジュールで行われる。図 2.8 にその変換回路、図 2.9 に 変換ブロック、図 2.10 に AD7274 のタイミングチャートを示す。 前節で述べたとおり、本研究では 293 kHz の PWM 波を作成した。そこで出力クロックも 同様に 293 kHz としている。また、基本クロックの 300 MHz から A/D の変換に使う 25 MHz のクロックを生成している。変換はその 25 MHz (SCLK)に同期して行われる。 FPGA より、変換開始信号であるラッチ信号をプログラムが実行するのと同時に出力する。 ラッチ信号が High→Low の立下りで変換を開始し、チップセレクター(CS)が Low の状態で データ取り込みを許可し、CS が High になるとデータは入ってこない。この CS の動作で連 続なデータを区切り、パラレルに変換をしている。CS は AD7274 の仕様により SCLK が 14 クロックの間 Low となっている。 図 2.8 変換回路 図 2.9 変換ブロック

14

15

第

3 章 ディジタル制御に基づく

スイッチング電源のオフライン制御手法

制御系を構築する際には制御対象のモデルが必要となる。本研究では、制御対象の入出 力信号のみを用いてシステムのモデルを得るシステム同定法を用いて制御対象のモデルを 導出する。システム同定法は実験的な手法でモデルを得る方法であり、比較的簡便に制御 対象のモデルを得ることができ、後に述べる適応制御にも適用が可能なため、本研究では システム同定法を用いる。

3.1 最小二乗法に基づくシステム同定法

同定モデルとしては、次式で示されるARX(Auto-Regressive-eXogeneous) モデルを用い る。ARX モデルのブロック図を図 3.1 に示す。

   

q

y

k

B

     

q

u

k

k

A







_(3.1) ただし、

 

a a n n

q

a

q

a

q

A





1







 1

1

 

b b n n

q

b

q

b

q

B



1







 1

 

k



は白色雑音である。 ここでは予測誤差法によって未知のパラメータ

A

   

q

,

B

q

の推定を行う。パラメータベクト ル



、データベクトル



は次式で表される。





T n na

b

b

b

a

a

₁

,



,

,

₁

,



,





(3.2)

 









 









T b a

u

k

u

k

n

n

k

y

k

y

k







1

,



,





,



1

,



,





(3.3) ARX モデルの 1 段予測値は次式のようになる。



k





A

 

q

      

y

k

B

q

u

k

 

k

y

ˆ

|





1









T



(3.4) パラメータ推定の評価規範として、

 

_



 







N k N

l

k

k

N

J

1

,

,

,

1

_

_

_



(3.5) と設定する。ここで、

l



k

,



,



 

k

,





は予測誤差

16

    









k

,



y

k



y

ˆ

k

|

(3.6) の大きさを測る任意の正のスカラ値関数である。この評価規範

J

_N

 



を最小にするように 推定値を計算するパラメータ推定法を総称して予測誤差法という。

 



k

,



,



k

,





l

として、2 次関数

 



k

,



,



k

,







2

 

k

,



l



(3.7) と選んだ場合を最小 2 乗法（least-squares method）という。つまり、

 

_

 





N k N

k

N

J

1 2

,

1

_

_



(3.8) として、この評価規範

J

_N

 



を最小にするようなパラメータを推定する。 ディジタル制御電源への適用の場合、

u

は制御入力である PWMDuty 比 [digit]、

y

は出力 電圧 [digit]である。 図 3.1 ARX モデルブロック図 ＋ ＋

 

q

B

_{ }

q

A

1

 

k



 

k

u

y

 

k

17

3.2 オフラインシステム同定実験

システム同定入力には入力振幅51 digitと256 digitの2値信号で、入力Duty比は常に正の数 値となることを考慮してオフセットを入れている次数20のM系列信号を用いた。サンプリン グ時間を3.41 μs とし、データ数を9,800 とした。この時の入出力信号の一部を図3.2 に示す。 得られた入出力信号に対するコヒーレンスを図3.3 に示す。図3.3 より、30 kHz (188 krad/s) 程度まで入出力間の相関が高いことがわかる。これより同帯域まで同定結果において信頼 出来ることがわかる。次に、この入出力信号を用いて29 次のARXモデルに対して最小二乗 規範の予測誤差法によりパラメータ推定を行った。なお、次数の決定にはクロスバリデー ション法[1]を用いているため、同定に用いたデータと検証用のデータは別である。図3.4 に 同定モデルの周波数特性を示す。約60 krad/s に共振特性を有する2 次系の特性が得られて いる。得られた同定モデルの妥当性を検証するために同一入力によるモデル出力と実験出 力の比較を行った。結果を図3.5 に示す。実線が実験出力、点線がモデル出力である。図よ り、各出力は非常に一致しており精度良く同定出来ていることが確認できる。 図 3.2 入出力信号の一部 5 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6 50 100 150 200 250 300 Time [ms] In put Dut y [ di gi t] 5 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8 5.9 6 0 500 1000 1500 2000 2500 Time [ms] Out put v o lt age [ di gi t] 0 入力信号 出力信号

18 図 3.3 入出力信号のコヒーレンス 図 3.4 同定モデルの周波数特性 104 105 106 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Frequency [rad/sec] C o h er en ce 103 104 105 106 10-1 100 101 102 103 104 105 106 -300 -250 -200 -150 -100 -50 0 Frequency [rad/sec] Ph as e [de g re es ] Ga in [d B]

19 図 3.5同一入力によるモデル出力と実験出力の比較 制御系設計の観点から、低次元のモデルで制御対象の動特性を記述できることが望まし いので、ここでは得られた29 次のモデルを低次元化することを考える。本論文では平衡化 実現化手法[2]を用いてモデル次数の低次元化を行う。図 3.6 にグラミアンを示す。グラミ アンの出力値が高いと出力への影響が大きい。図3.6 から次数 2 までのグラミアンの出力値 が高いので、ここでは導出したモデルの次数を2 次まで低次元化する。29 次のモデルと低 次元化した2 次のモデルの周波数特性を図 3.7 に示す。図 3.7 が示すように、低次元化した モデルでも動特性が十分に記述できていることがわかる。導出したモデルの伝達関数 Pn(s) を示す。

 



₂2 ₂2



2

2

s

d d d n n n n

s

s

s

s

k

P























(3.9) ここで、k=9.61×104_、 ζn=0.843、ωn=382156、ζd＝0.164、ωd=62137 となる。 1000 1010 1020 1030 1040 1050 1060 1070 1080 1090 1100 -1000 -800 -600 -400 -200 0 200 400 600 800 1000 Number of samples Ou tp u t v ol tag e [di g it ] experimental simulation ━ experimental ━ simulation

20 図3.6 グラミアン 図3.7 29 次のモデルと低次元化した 2 次のモデルの周波数特性 0 5 10 15 20 25 30 0 2 4 6 8 10 12 14 Order G ra mi an -20 -15 -10 -5 0 5 10 15 20 25 30 103 104 105 106 107 -180 -135 -90 -45 0 Frequency [rad/sec] P h as e [deg re es ] Ga in [d B] ━ 29次 ━ 2次

21

3.3 ディジタル制御による制御実験

前節で導出したスイッチング電源の数式モデルに基づいて本節では制御器を設計し、シ ミュレーションと実験による検証を行う。本論文では、ディジタル制御の利点を生かして、 モデルベースト制御系を構築し、その有効性の検討をシミュレーションと実験で行う。ま た、比較検証のために積分制御器にノッチフィルタを付加した制御系[3]の構築も行う。

3.3.1 積分制御器

前節で導出したモデルは低域の周波数特性がフラットな特性のため、積分制御器を用い ることで任意の制御帯域の制御系を構築することができる。積分器は次の式で表わせる。

 

s

k

s

C



i _(3.10) となる。ゲイン ki を調節することで、制御帯域を設定することが可能である。しかしなが ら、制御対象が共振特性を有するため、帯域は共振特性より小さい周波数までとなる。積 分制御器を用いた場合に、広帯域化をはかるためにノッチフィルタを付加する。ノッチフ ィルタを付加したボード線図を図3.8 に示す。ノッチフィルタを付加したことにより制御対 象の共振特性が打ち消されていることが確認できる。これにより積分制御器単体の場合と 比較して、広帯域化が可能である。また、この制御系のブロック図を図3.9 に示す。 図3.8 ノッチフィルタを付加した開ループボード線図

22 図3.9 積分制御器にノッチフィルタを付加したブロック図

r

y

d

+

u

+

controller

23

3.3.2 内部モデル制御法（IMC 法）

内部モデル制御(IMC)[5]は、M.Morari によって提唱されたプロセス制御系に対する制御 法である。これは

H

₂制御やスミス予測制御に関連しており、Youla のパラメトリゼーシ ョンを基本とした具体的なプロセス制御系の設計法としてまとめられている。 この内部モデル制御系のブロック図を図 3.10 に示す。P(s)、Pn(s)は制御対象とそのノミナ ルモデルを表す。ここで s はラプラス演算子を表す。F(s)は定常ゲインが 1 のローパスフィ ルタであり、IMC コントローラ F(s)×Pn -1 (s)を物理的に実現させるため、この伝達関数がバ イプロパーとなるように選択する。例えば、Pn(s)の相対次数をnとすると、 n i

s

s

F

)

1

(

1

)

(







(3.11) となる。この場合、制御対象が既知とすると、IMC の設計パラメータはフィルタの帯域幅 1/i [rad/s]のみであり、設計および調整が容易な点が利点である。また、この制御構成から わかるように、IMC ではモデル化誤差がなく、かつ外乱が存在しなければ、目標値 r から 出力 y までの伝達特性は F(s)となる。すなわち、フィードバックループが無く直列補償器に よるオープンループ駆動である。これに対して、モデル化誤差や外乱 d が存在する場合に のみ、P と Pnの出力の差分を利用し、フィードバックにより誤差補償が行われる。 図 3.10 内部モデル制御系のブロック図

+



+

_

+



y

d

r

P

_n

(s)

P(s)

F (s) ・P

_n1

_(s)

+



+

_

+



y

d

r

P

_n

(s)

P(s)

F (s) ・P

_n1

_(s)

F (s) ・P

_n1

_(s)

Plant model Plant Controlle r

24

3.3.3 外乱オブザーバー（Disturbance Observer）

外乱オブザーバー(disturbance Observer)を用いることで、制御入力と出力情報より制御 対象に加わる外力が推定でき、それをフィードバックすることで外乱補償を行うことが 可能となる。外乱オブザーバのブロック図を図 3.11(a)に示す。ここで外乱を d、入力を iref、 制御対象の伝達関数を P、そのモデルを Pn、出力を y とすると、

y

P

i

d



_ref



_n1 (3.12) となるため、入力と制御対象の逆特性から外乱 d が計算で求められる。しかし、制御対 象に積分特性を含んでいる場合、出力の微分演算が必要となるためその実現は難しく、 また、仮に可能であったとしても、高周波でハイゲインとなるため観測ノイズの影響を 非常に受けやすくなる。そこで一例としては次式に示すように d に低域通過フィルタを 通して得られる出力

dˆ

をその推定値とする。また、n は F×Pn -1_{がプロパーになるように} 決定する。

d

s

d

F

d

_n i d

)

1

(

1

ˆ











(3.13) これを図示したものが図 3.11(b)である。この点線で囲まれた部分が、制御対象への入力 および出力から外乱を推定するため、外乱オブザーバと呼ばれる。このとき、外乱オブ ザーバの極は式のローパスフィルタの極に相当するため、フィルタの時定数をできるだ け小さくすることで遅れの尐ない推定値を得ることができる。しかし、実際には小さく しすぎると、観測ノイズの影響を受け、正しい推定が行えなくなるためその決定にトレ ードオフは避けられない。また、本手法では、図 3.11(b)の等価ブロック図として図 3.11(c) を用いる。 (a) (b) (c) 図3.11 外乱オブザーバーブロック図 P P_n-1 i_ref y d + +



d



P P_n-1 i_ref y d + +



d



y P P_n-1 iref d + +  F_d dˆ  _y P P_n-1 iref d + +  F_d dˆ  _y P P_n-1 iref d + +  F_d dˆ  _y P P_n-1 iref d + +  F_d dˆ  P Pn i_ref y d + +  F_d×P_n-1 dˆ  P Pn i_ref y d + +  F_d×P_n-1 dˆ 

25

3.3.4 外乱オブザーバーに基づく内部モデル制御法（DIMC 法）

外乱オブザーバに基づく内部モデル制御(disturbance observer－based internal model control)法のブロック図を図 3.12 に示す。この DIMC の構造は IMC に類似しており、モデ ル化誤差および外乱が存在しない限り、フィードバック補償が働かない。したがって DIMC はオープンループ駆動型という特長を有している。フィードバック部分を外乱オブザーバ ーとみなすことができ、DIMC と同様の制御性能を得ることができ、さらに外乱オブザー バーのフィルタを Fd としたときの入出力関係は、

     

 

     

F

 



s

F

   

     

s

P

s



P

s

d

s

P

s

F

r

s

P

s

P

s

F

s

F

s

P

s

P

s

F

y

-n d d -n d d -n 1 1 1

1

1

1















(3.14) ここで P(s)=Pn(s)のとき

 

s

r



F

   

s

P

s



d

F

y







1





_(3.15) さらにフィルタを、

  







1

1

1

1











_n do do d

s

s

n

s

F





(3.16) と置くことで伝達特性は1 つの微分特性が残る。[6]したがって、ステップ外乱に対して定 常偏差は補償される。 図3.12 外乱オブザーバーに基づく内部モデル制御系

y



r

  Disturbance observer 

d

F(s)･P

_n-1

_(s)

_P(s)

P

_n

(s)

(v

_ref

)

(u

_pwm

)

(v

_out

)

u

F

_d

(s)･P

_n-1

_(s)

26

3.3.5 DIMC 法のスイッチング電源への適用

スイッチング電源に DIMC 法を導入･実装するにあたって、システムのコーデックの簡略 化のために DIMC を 2 入力 1 出力として状態空間表現する。2 入力 1 出力の DIMC のブロッ ク図を図 3.13 に示す。入力は r、y の 2 信号とし、出力には ubinの 1 信号とした。ここで、 Pn -1 (s)F(s)、Pn(s)を以下に示す。

















  1 2 1 1

:

)

(

)

(

r

D

x

C

r

r

B

x

A

x

s

F

s

P

f f f f f f f n (3.17)

















 bin p p p p bin p p p p n

u

D

x

C

y

u

B

x

A

x

s

P

(

)

:

(3.18) この 2 式を用いて、2 入力 1 出力に拡大したシステムの状態方程式を導出する。



















f f



f p bin bin f p f p f p p p f f f f f p f f f f f p f f f f f f

u

u

D

D

y

r

D

D

x

x

C

C

D

u

D

x

C

D

y

D

r

D

x

y

D

y

D

r

D

x

C

y

y

r

D

x

C

r

D

x

C

r

































































1 2 (3.19) 上記の式が出力方程式となる。ただし、Df、Dpが他の項と比べて十分に小さいため、0 として近似をしている。したがって DfDpu の項も 0 と近似している。













u

D

B

x

C

B

y

B

r

B

x

A

u

D

x

C

B

y

B

r

B

x

A

y

y

r

B

x

A

r

B

x

A

x

p f p p f f f f f p p p f f f f f p f f f f f f f

































 1 (3.20) 同様に Dpが十分に小さいため、BfDpu は 0 として近似をする。 p p f p f p f p f f p p p p p p p

A

x

B

u

A

x

B

C

x

B

D

r

B

D

y

B

D

C

x

x















 (3.21) これより 2 入力 1 出力の状態方程式は下記のようになる。

27











































































 

y

r

B

B

D

B

D

B

x

x

A

C

B

C

B

C

D

B

A

x

x

f f f p f f f p f p f f p p f p p f p (3.22)









_





























y

r

D

D

x

x

C

C

D

u

_{f f} f p f p f _(3.23) 上記の拡大システムの状態方程式の各行列を、双一次変換法により離散化[6]し、そして行 列のノルムが等しくなるように平衡化実現する。 図 3.13 2 入力 1 出力の DIMC のブロック図

28

3.3.6 シミュレーション結果

本節ではDIMC 法の有効性に対し、シミュレーションによる検証を行う。DIMC 法をス イッチング電源に適用したブロック図を図3.14 に示す。図 3.14 の記号を定義する。rvolt

[digit]：連続目標電圧、rbin [digit]：離散目標電圧、ebin [digit]：フィードバック誤差、ubin [digit]：

入力Duty、ybin [digit]：離散出力電圧、yvolt [V] ：連続出力電圧である。ここでフィルタ F(s)、

Fd(s)は





2

1

1

)

(

)

(







s

s

F

s

F

_d



(3.24) とし、τ= 1 / ωc= 1 / ( 2 × 2π × 5000)とする。この場合には制御系の帯域幅は 5kHz である。 図 3.14 に使用されている記号について述べる。ゲインは電圧の変換ゲイン(212 digit/6.41 V) = 639 であり、P(s)は制御対象、Pn(s) は制御対象のモデル、Fd(s) は外乱オブザーバーのフィ ルタである。また、Pn (s)および Pn–1(s) F(s) のパラメータは以下のようになる。















































0804

.

0

743

.

0

161

.

0

214

.

0

957

.

0

979

.

0

428

.

0

0945

.

0

913

.

0

:

)

(

d d d d n

d

c

b

a

s

P



















































1167

.

0

01221

.

0

1613

.

0

02281

.

0

2039

.

0

9812

.

0

1825

.

0

1077

.

0

6314

.

0

:

)

(

)

(

1 d d d d n

d

c

b

a

s

F

s

P

DIMC のシミュレーション結果を図 3.15 に示す。シミュレーション条件はサンプリング 時間を3.41 μs、目標値を 639 digit(1 V 相当)である。比較対象として、制御帯域を同程度に なるように設計した積分制御器にノッチフィルタを付加したものを重ねてしめす。積分制 御器のゲインは ki=832 である。赤が DIMC、青が積分制御器にノッチフィルタを付加した ものとなる。図 3.15 からいずれも目標値に対して定常偏差なく追従していることが確認で きる。また、積分制御器ではオーバーシュート量 35.05 %で整定時間が 0.89 ms 積分制御器 にノッチフィルタを付加したものと比較してオーバーシュートが 0.78 %整定時間が 0.75 ms と改善されていることがわかる。

29 図3.14 スイッチング電源の DIMC ブロック図 図 3.15 シミュレーション結果

P

y

bin



u

_bin

d

r

_bin





[V]

r

_volt [digit] gain

[digit] [digit] gain

y

_volt [V] 1023[digit] →100[%] 4095[digit] → 6.41[V] 6.41[V] → 4095[digit]

P

_n

F

_d

P

_n

r

_bin2

do

_bin





P

_n-1

F

-1

P

y

bin



u

_bin

d

r

_bin





[V]

r

_volt [ gain [ [ gain

y

_volt [V] 1023[ →100[%] 4095[ → 6.41[V] 6.41[V] →

P

_n

F

_d

P

_n

r

_bin2

do

_bin





P

_n-1

F

-1 0 0.5 1 1.5 0 200 400 600 800 1000 Time [ms] 0 0.5 1 1.5 0 20 40 60 80 100 120 Time [ms] Ou tpu t v ol tag e [di g it] In pu t du ty [ di g it] ━I+Noch ━DIMC ━I+Noch ━DIMC

30

3.3.7 ディジタル制御によるスイッチング電源の制御実験結果

前節で、シミュレーションによる DIMC の有効性を確認した。本節では DIMC をスイッ チング電源の実験機に適用し、有効性の検証を行う。実験条件として、目標値を 639 digit、 制御器を DIMC、入力電圧を 12.00 V、制御帯域を 5000 Hz、サンプリング時間を 3.41 μs、 無負荷とした。また、制御対象モデルは、前章のシステム同定法で導出したものを用いた。 ステップ応答実験の結果を図 3.16 に示す。比較対象として積分制御器にノッチフィルタを 付加したもの実験結果を重ねて示す。赤が DIMC、青が積分制御にノッチフィルタを付加し たものとなる。図 3.16 より、目標値に対していずれもシミュレーションと同様に定常偏差 なく追従していることが確認できる。整定時間は、積分制御が 38.2ms、DIMC が 7.1 ms , オーバーシュート量が積分制御 47.73 %、DIMC で 4.69 %となり、ともに改善されているこ とが確認できる。定常状態の出力電圧の振動についても、積分制御は 20 digit、DIMC では 8digit と 50％以上改善されていることが確認できる。実験結果の拡大図を図 3.17 に示す。 積分制御と DIMC の入力 Duty 比を比較すると DIMC のほうが変動の周期が短い。これが出 力電圧の振動を改善できている要因であると考えられる。 図3.16 実験結果 0 50 100 150 200 250 300 350 400 450 500 0 200 400 600 800 1000 Number of samples 0 50 100 150 200 250 300 350 400 450 500 0 20 40 60 80 100 120 Number of samples O u tpu t v ol ta g e [di g it] In pu t du ty [ di g it] ━I+Noch ━DIMC ━I+Noch ━DIMC

31 図3.17 実験結果拡大図 500 510 520 530 540 550 560 570 580 590 600 630 632 634 636 638 640 642 644 646 648 500 510 520 530 540 550 560 570 580 590 600 89 90 91 92 Ou tpu t v ol tag e [di g it] In pu t du ty [ di g it] ━I+Noch ━DIMC ━I+Noch ━DIMC Number of samples Number of samples

32

第

4 章 負荷変動に対する

スイッチング電源の適応化

前節ではシステム同定法により導出したモデルに基づいて、モデルベースト制御法を適 用することにより良好な結果を得ることができた。本節では、負荷変動により制御対象の モデルが変化することを示すと共に、時々刻々と変化する制御対象においても、制御性能 を高性能化するためにオンラインシステム同定法を導入し制御系の適応化を行う。

4.1 負荷変動によるスイッチング電源のモデル変化

状態平均化法[7][8]で知られるように、スイッチング電源の動特性はその負荷により変化 する。図 4.1 に負荷端に抵抗負荷を接続した場合の周波数特性の変化を示す。図から無負荷 の場合と比較して減衰率が変化していくことが確認できる。各抵抗負荷における減衰率と 固有周波数の変化を表 4.1 に示す。また、一般に抵抗負荷は温度特性を持ち、その値は時々 刻々と変化していく。制御対象が変化していくモデルに対して、制御性能を追求していく ために、対象のモデルを時々刻々と更新していくオンラインシステム同定法を導入する。 図4.1 抵抗負荷接続によるモデルの周波数特性の変化 表4.1 各抵抗負荷による減衰率と固有周波数 抵抗[Ω] 0.98 1.4 5.6 無負荷 減衰率[%] 0.188 0.180 0.167 0.164 固有周波数[rad/s] 61500 61543 60832 62137

33

4.2 可変忘却要素を用いたオンラインシステム同定法

本節では、負荷変動への制御器の適応性を考慮して、可変忘却要素を用いた逐次最小二 乗法に基づくオンライン同定を行う。可変忘却を用いる理由として、時変システムのパラ メータ推定を行う場合、過去のデータを指数的に忘却する手法が有効である。これは、制 御対象の変動や外乱などの誤差に応じて観測値に時間的重みをかけることで、その同定誤 差が補償できるためである。ここで、まずは逐次最小二乗 (RLS 法）法に基づくパラメータ 同定について述べる。システム同定に用いる入出力データを



u

(

k

),

y

(

k

)

:

k



1

,

2

,...



(4.1) とし、この入出力データをARX（Auto-Regressive with Exogenous input）モデル

) ( ) ( ) (k k k y 



T







(4.2) にフィッティングする。ただし、 T n

b

b

a

a

,...,

,

,...,

]

[

_{1 2 1}





(4.3) は同定すべき未知パラメータベクトルで、 T

n

k

u

k

u

n

k

y

k

y

k

)]

(

,...,

)

1

(

),

(

,...,

)

1

(

[

)

(

















(4.4) は回帰ベクトルである。また、(k)は白色雑音であり、nはモデル次数である。 今システム同定のための評価規範として、



 



k i i k k

i

i

J

1 2

₍

₎

)

(

)

(







_(4.5) を用いる。ただし、(k)は時刻 i における予測誤差である。このような評価規範を定義する ことによって、未知パラメータの推定値（ˆ N( )）は決定される。ここで RLS 法は



























     N k N k T

_k

_k

_y

_k

k

N

1 1 1

)

(

)

(

)

(

)

(

)

(

ˆ

_

_

_



(4.6) に対し、行列 P(N)を 1 1 ) ( ) ( ) (         N k T k k N P   (4.7) とおき、これを共分散行列と呼ぶ。すると、

34 ) ( ) ( ) 1 ( ) ( 1 1 _{N P N N N} P    





T (4.8) が得られる。同様にして、

)

(

)

(

)

(

)

(

)

(

)

(

1 1 1

N

y

N

k

y

k

k

y

k

N k N k







 





  

(4.9) （4.7）式から（4.9）式を（4.6）式に代入して変形を行うと、次のようになる。



( ) ( )ˆ( 1)



) ( ) ( ) 1 ( ˆ ) ( ) ( ) ( ) ( ) ( ) ( ˆ 1 1                N N N y N N P N N y N k y k N P N T N k















(4.10) （4.10）式中の P(N)をオンラインで計算することは困難である。そこで, 逆行列補題を用 いて、（4.10）式の P(N)をオンライン計算が可能な形式に変形しよう。ここで、逆行列補題 とは、ある正則行列 A に対して次式が成立することをいう。 1 1 1 1 1 1 _{( )} ) (ABC  A A B ICA B  CA

(4.11) ここで、B, C は適切な次元の行列（あるいはベクトル）である。 （4.10）式の P(N)に逆行列補題を適用すると、次式が得られる。 ) ( ) 1 ( ) ( 1 ) 1 ( ) ( ) ( ) 1 ( ) 1 ( ) ( N N P N N P N N N P N P N P T T           

(4.12) さらに（4.12）式の右辺第 2 項に含まれるP(N1)(N)は（4.12）式を用いると次のように 変形できる。

)

)

(

)

1

(

)

(

1

)

(

)

1

(

)

(

)

(

N

N

P

N

N

N

P

N

N

P

_T

















(4.13) （4.13）式を（4.10）式に代入すると、 ) ( ) ( ) 1 ( ) ( 1 ) ( ) 1 ( ) 1 ( ˆ ) ( ˆ _N N N P N N N P N N T _           

(4.14) ただし、 ) 1 ( ˆ ) ( ) ( ) (N y N T N N 

(4.15) このようにして導出された（4.13）、（4.14）、（4.15）,式が RLS 法である。 さて、時変システムのパラメータ推定を行う場合、過去のデータを指数的に忘却する方 法が有効である。これは現時刻 k よりτサンプル以前の観測値に対しての指数重みをか ける方法であり、評価規範

35     N k k N N k I 1 2_{( )} ) (   (4.16) を最小化することに対応する。ここで、λは忘却要素（forgetting factor）と呼ばれる 1 以下 の正数である。また、     1 1 _(4.17) より過去の測定値に対する重みは約 0.3 より小さくなるため、このτはメモリホライズンと 呼ばれる。例えば、λ＝0.995 のときは、τ＝200 となる。すなわち、200 個以上過去のデー タに対する重みは、0.3 より小さくなり、それらのデータはほとんど利用されない。 図 4.2 メモリホライズン

モデルの同定に可変忘却要素を用いた逐次最小二乗(Variable Forgetting Factor-recursive least-squares)同定法を使用する。VFF-RLS 法は次の評価関数を最小にする最小二乗推定法を 基にしている。



 



k i i k

i

i

J

1 2

)

(

)

(

)

(







(4.18) ここでは忘却要素で、(i)は時間 i での予測誤差である。この忘却要素を可変にすること で、過渡状態の場合は過去のデータを指数的に忘却することでそれらのデータに対する重 みを減らすことができ、逆に定常状態ではモデルの変動が尐ないので忘却要素を 1 に近づ けることで過去のデータを積極的に利用することができる。ここで、可変忘却要素を用い たRLS 同定法のアルゴリズムを以下に示す。 VFF-RLS 法の手順は以下の 5 つの手順を繰り返す。

36 Step 1:予測誤差の計算

)

1

(

ˆ

)

(

)

(

)

(

k



y

k





T

k



k





(4.19) Step2: 適応ゲインの計算

)

(

)

1

(

)

(

)

1

(

)

(

)

1

(

)

(

k

k

P

k

k

k

k

P

k

K

_T



















(4.20) Step3:パラメータ推定値の更新

)

(

)

(

)

1

(

ˆ

)

(

ˆ

_k

_

_k

_K

_k

_

_k









(4.21) Step4: 忘却要素の計算

)

(

)

(

)

(

1

1

)

(

2 0

k

k

K

k

k

T















(4.22) ここで(k)<minのとき(k)=min Step5:共分散行列の更新



1

(

)

(

)



(

1

)

)

(

1

)

(





k

K

k

P

k



k

k

P



T



(4.23) minは忘却要素の下限値である。0は追従速度を決定するパラメータで、小さくすると追 従性が向上し、逆に大きくすると適応速度が減尐する。つまり、定常状態では忘却要素を1 に近づけ、過渡状態では1 より小さくすることで積極的に観測値を利用し同定する、とい った動作をするので動的な変化に対する積極的な適応が可能となる。

37

4.3 オンラインシステム同定実験

ここでは、可変忘却要素を用いたオンラインシステム同定法を用いて導出されるモデル の検証を行う。入出力データは 3 章で使用した入出力信号と同じものを使用した。メモリ ホライズンを最短でも 10 は確保するために、忘却要素の下限値を 0.9 とした。オフライン 同定での同一入力に対する実験出力とモデル出力の比較において、後半 1 周期に対する二 乗誤差和は 1.47×103 であったのに対し、可変忘却要素を用いた適応同定では 7.81×102と オフライン同定より約 47%誤差が減尐した。これより、オフライン同定よりフィッティン グ率が向上したと言える。オンライン同定に用いた ARX モデルの各パラメータ（a1, a2, b1,

b2）を図 4.3 にその拡大図を図 4.4 に示す。ARX モデルは次の式で表わさせるモデルであ る。



1



a

₁

z

1



a

₂

z

2



y

 

k





b

₁

z

1



b

₂

z

2



u

(

k

)



e

(

k

)

_(4.24) 点線はオフライン同定で導出されたパラメーターであり、実線がオンライン同定のパラ メータとなる。図 4.3 と図 4.4 からオンライン同定で得られるパラメータは 300step 程度で 素早く収束していくことが確認できる。パラメータである定常状態 100 個の平均値とオフ ラインシステム同定法により導出したモデルのパラメータを表 4.2 に示す。図 4.5 に忘却要 素を示す。横軸が時間であり、縦軸が忘却要素である。図から、忘却要素は全域で高い忘 却要素を示しており、これが同定パラメータの収束に寄与していると考えられる。 図 4.3 a1、a2、b1、b2のパラメータ図 0 0.001 0.002 0.003 0.004 0.005 0.006 0.007 0.008 0.009 0.01 -10 -8 -6 -4 -2 0 2 4 6 8 10 Time[s] P ar ame te r ―a₁ ―a₂ ―b1 ― b2

38 図 4.4 a1、a2、b1、b2のパラメータ拡大図 表 4.2 オフライン同定法とオンライン同定法で得られたパラメーター パラメータ値 オフライン同定法 オンライ同定法(100 個平均値) a1 -1.16 -1.185 a2 0.745 0.757 b1 3.295 3.276 b2 1.049 0.939 Time[ms] P ar ame te r 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 -10 -8 -6 -4 -2 0 2 4 6 8 10 ―a₁ ―a2 ―b₁ ― b₂

39 図 4.5 忘却要素の時間変化 0 0.005 0.01 0.015 0.02 0.025 0.03 0.035 0.9 0.91 0.92 0.93 0.94 0.95 0.96 0.97 0.98 0.99 1 Time [s] F or g ett ing fa ct or