入力電圧の検出分解能に対する特性

提案手法では入力電圧を検出する必要があるが、実際には入力電圧vin [V]はA/D変換器 により検出されることになる。この検出分解能に対する最適目標電圧の特性を示す。シミ ュレーション条件としてvref＝1 V、npwm=1200 digit、vout-max=6.41 V、nout=2¹² digit、vinを検 出するA/D変換器のbit数は2⁵、2⁶、2⁷とする。シミュレーション結果を図5.14に示す。

bit数が小さくなると最適目標電圧がずれてしまうことがわかる。入力電圧のA/D変換器の bit数を決める場合には、このずれをどの程度まで許容するかによって決める必要がある。

図5.14入力電圧の検出分解能に対する特性

11.8 11.85 11.9 11.95 12 12.05 12.1 635

636 637 638 639 640 641 642 643

vre

f opt

[d ig it ]

v

_in

[V]

─ アナログ

─ bit数2⁵

─ bit数2⁶

─ bit数2⁷

56

5.4 入力電源電圧の推定法

低減化手法では入力電源電圧の情報が必要となるが、回路規模の縮小化と低コスト化を目 的とし、A/D変換器を使わずに制御入力upwm [digit]と出力電圧vout [digit]から入力電圧vin[V]

を推定する方法について示す。A/D変換式、D/A変換式はそれぞれ次式のようになる。

A/D変換式：

] digit [

] V [

] V [digit] [

pwm in out pwm

n v

u  v

(5.13)

D/A変換式：

[ digit ]

] digit [

] V

[V]

^max

[

_out

out out

out

v

n

v  v

^



(5.14) 上記の二式から入力電圧vinの推定式は次式となる。

入力電源電圧推定式：

[digit]

] digit ] [

digit ] [

digit [

] V ] [

[

^max

pwm out pwm

out out

in

u

n v n

V v

v 

^

 

(5.15) 推定式に基づきvinの推定を行った実験結果を図5.15に示す。実験条件はnpwm=2¹⁰、vref=639

digitとした。入力Duty比は一定とし、出力電圧は図のように変化したとする。実験結果

から入力電圧の測定値は12.046 V、推定値(平均値)は12.048 Vととなり、測定値に対する 推定値の時間平均誤差は0.017 %となり、よって入力電圧を精度よく推定可能であることが 確認できる。

図5.15入力電圧推定値の実験結果 641

637 638 639 640

vout[V]

84 85 86

upwm[digit]

11.7 11.9 12.1 12.3

2.4 2.56 2.72 2.88 3.04 3.2

Time[ms]

vin[V] ─ 実測値

─ 推定値

57

5.5 負荷変動を考慮した入力電圧推定法

前節では、制御入力upwm [digit]と出力電圧vout [digit]から入力電圧vin[V]を推定する方法を 提案し、その有効性を検討した。本節では、負荷による最適目標電圧の誤差を示すと共に、

負荷付きの入力電圧の推定法について提案し、有効性の検討を行う。図5.16に抵抗負荷を つけた際の目標値に対する出力電圧の振動特性を示す。図からそれぞれの抵抗負荷により 最小となる目標電圧に変化が生じることが確認できる。この原因として考えられるのは、

抵抗負荷を接続したことで電流が流れ、スイッチング機構の内部抵抗により電圧降下が発 生するためであると考えられる。前節における入力電圧の推定法ではこの電圧降下分を考 慮していないため、内部抵抗分が誤差として生じてしまう。図5.17にスイッチング電源の 回路図を示す。入力電源電圧をvin[V]、スイッチング機構の内部抵抗をro [Ω]、内部抵抗に よる降下電圧をvdrop[V]、抵抗負荷をRL [Ω]、出力電圧をvout[V]流れる電流をi [A]とする。

抵抗負荷を付与すると、電流i [A]が流れるためスイッチング機構の内部抵抗分だけ電圧降 下が生じることになる。誤差分を含む入力電圧の推定法を導出する。図5.17の回路図より、

次の関係を得る。

out drop

in D v v

v   

(5.16)

i r v

_drop



_o



(5.17)

i R

v

_out



_L



(5.18) これらの式を整理すると

[%]

] V [ [%]

] V [ ] [

] [ [%]

] V [ [%]

] V ] [

V

[ D

v D

v R

r D

v D

v v

^{out out}

L o drop out

in

 



 





(5.19)

A/D変換式、D/A変換式を用いて上記の式を整理すると次の関係を得る。

   

[digit]

[digit]

digit [digit]

] V [ [digit]

[digit]

digit [digit]

] V [ ]

[ ] ] [ V

[

^{max max}

pwm out pwm

out out pwm

out pwm

out out L

o

in

u

n v n

v u

n v n

v R

v r      



 

^{ }

(5.20) 式5.21の第1項が、内部抵抗による誤差分の推定値である。この方法で内部抵抗roを既 知とすることで、スイッチング機構の電圧降下分を補償した入力電圧の推定を行う。

58

図5.16 抵抗負荷による振動最小となる目標電圧のずれ

図5.17 負荷付きスイッチング電源の回路図

620 622 624 626 628 630 632 634 636 638 640⁰ 5

10 15 20 25

v_ref[digit]

vpp[digit]

━無負荷

━2 Ω

━3 Ω

v

_in ^RL

r_o

v_out i

スイッチング機構

FPGA

D/A変換器 A/D変換器

L

C

u

_pwm

ドキュメント内 ディジタル制御によるスイッチング電源の適応化手法とリミットサイクル振動低減化手法 (ページ 55-59)