FUJITSU.53, 1, p.47-53 (01,2002) 47
P047：１月号−あらまし（８）再校→白校.doc 47/1 最終印刷日時：02/01/07 15:56
Ultra-High-Speed CMOS Interface
あ ら ま し
Abstract
酒井敏昭（さかい としあき） 第一システムLSI事業部第一設計 部 所属 現在，高速インタフェース関連の 開発に従事。 後藤公太郎（ごとう こうたろう） システムLSI開発研究所第一開発 プロジェクト部 所属 現在，高速インタフェース関連の 研究に従事。2.5 Gビット/秒以上の超高速でデータの送受信，データからのクロックリカバリを行う技
術を紹介する。本技術の用途としては，LSIと光モジュールとのインタフェース，ボード上
でのチップ間のインタフェース，バックプレーンを通してのボード間のインタフェースなど
である。
本技術では特別なプロセスを要求しないCMOS回路のみで高データレートに対応が可能
である。チャネルあたりの消費電力は約150 mWと小さいことも特長で，化合物半導体や
SiGeデバイスを使用した場合に比べて大幅に消費電力を低減でき，単一チップ上で多数のチ
ャネルを使用できる。またASICのマクロとしても使えるので，チップ上に多くのチャネル
を集積でき，信号本数や消費電力の削減，パッケージコスト，ボードコストの削減などを実
現でき，システムの高性能化，低価格化に対応が可能である。
さらに10 Gビット/秒以上の高データレート化，ソースシンクロナス対応などを進めている。
This paper introduces an ultra-high-speed CMOS interface that can transmit data at speeds faster than 2.5 Gbps and execute clock recovery from data. It is used for interfacing between LSIs and optical modules, between LSIs on PC board, and between boards via a backplane. This interface can handle high data rates using only CMOS circuits. No special process options are required. The interface also features a low power consumption of approximately 150 mW per channel. Compared with interfaces that use compound semiconductors or SiGe devices, this CMOS interface has a significantly lower power consumption. In addition, multiple channels can be used on a single chip. Moreover, the CMOS interface can also be used as an ASIC macro, which enables multiple channels to be integrated onto a single chip and a reduction in power consumption, package and board costs, and the number of signals. As a result, high-performance, low-cost systems can be configured. Another development is now in progress to achieve source clock synchronization and data rates faster than 10 Gbps.
ま え が き
インターネットの急速なブロードバンド化（ADSL， 光ファイバ，無線，ケーブルTVなど）に伴い，ネット ワークやプロセッサに要求されるデータバンド幅が著し く高くなってきている。その増加の割合はいわゆる 「ムーアの法則」で表される半導体のプロセステクノロ ジの進歩に伴う速度向上の割合をはるかに上回る（1）。この ようなネットワークの高速化に対応するためには，高速 アナログ回路設計技術が必須である。 高データレート，多ビットでボード間・チップ間や光 モジュールとのインタフェースを行うことがシステムの 高性能化，低価格化のために重要になってくる。 本稿では，2.5 Gビット/秒（以下，bps）×16チャ ネル（以下，ch）＝40 Gbpsのパラレルデータ転送速 度を実現するCMOSインタフェース技術について報告 する。開発の背景
チップ間などのインタフェースのデータバンド幅は， データバンド幅 ＝ 動作周波数 × ビット幅 で表される。これを向上させるには動作周波数を上げる か，ビット幅を増やすかのいずれかが必要となる。ビッ ト幅を増やす方法は既に限界にきており，これ以上は物 理的にもコスト的にも現実的ではない。また動作周波数 を上げる場合に，PCIのような従来から使われているバ ス接続方式では200 MHz程度が限界とされ，これ以上 の動作周波数ではポイント・ツー・ポイント接続方式で ないと現実的には使用できない。 データを取り込むためには，データとクロックとを同 期させる必要があるが，動作周波数が上がると，グロー バルクロックではスキュー（データ同士あるいはデータ とクロックとの時間的なずれ）を抑えるのが困難になる。 このため，データに併走して同期したクロックを送る方 式 （ ソ ー ス シ ン ク ロ ナ ス と 呼 ば れ ，RapidIO ， HyperTransportなどで使用されている）やデータにク ロックを重複させる方式（CDR：クロックデータリカ バリと呼ばれ，3GIO，InfiniBandなどで使用されてい る）が取られる。1 Gbps程度までは単純なソースシン クロナスでも機能するが，それ以上の周波数になると長 い距離を伝送するにはスキューを抑えるのが物理的にか なり難しくなり，高度な技術や高価な材料が要求される。 これ以上の周波数では，データ同士やデータとクロック との位相関係をそれほど考慮しなくても済むクロック データリカバリ方式が何らかの形で使われている（2）。インタフェース回路の概要
本インタフェース回路では，信号線あたり2.5 Gbps 以上のデータレートを実現するためにクロックデータリ カバリ方式を使用している。 本 回 路 で は 低 ジ ッ タ の ク ロ ッ ク を 生 成 す るPLL（Phase Locked Loop）とフェーズインタポレータ，符
PLLユニット デジタル フィルタ 4 4 1.25 GHz 156.25 MHz アーリー/レート 4 アップ/ ダウン Rx 16 16：4 MUX 4 4 Tx 16 データクロック PLLユニット 625 MHz 625 MHz 4 1.25 GHz 156.25 MHz 外部リファレンス 156.25 MHz クロック 外部リファレンスクロック 2.5 Gbps 4：1 MUX 4 Tx 4：1 MUX Txクロック 発生器 デジタル フィルタ 4 4 アーリー/レート 4 アップ/ ダウン Rx 625 MHz 4 Tx Rxクロック 発生器 156.25 MHz 156.25 Mbps 156.25 MHz シンクロ ナイザ シンクロ ナイザ レシーバユニット（1ch） Rxクロック 発生器 リカバード クロック Txクロック 発生器 4：16 DEMUX 156.25 Mbps ドライバユニット（1ch） 図-1 パラレルリンク構成 Fig.1-Parallel link block diagram.
FUJITSU.53, 1, (01,2002) 49 P048-053：１月号−本文（８）再校→白校.doc 49/6 最終印刷日時：02/01/07 15:56 号 間 干 渉 を 除 去 す る DPRD （ Differential Partial Response Detector）レシーバ，十分なジッタトレラン スを実現するデュアルループPLLによるCDRを使用し ている。 本回路は，PLLユニット，16chのドライバユニット， レシーバユニットで構成される（図-1）。ドライバの各 chは，156.25 Mbps×16ビットの入力データを16：1に MUX（multiplex）し2.5 Gbps×1ビットで送信する。レ シーバの各チャネルは，2.5 Gbpsのデータを受信し，1： 16にDEMUX（demultiplex）して156.25 Mbps×16ビッ トのデータを出力する。 各チャネルの基準クロック（1.25 GHz/4相）は，外 部リファレンスクロック156.25 MHzをPLLユニットの アナログPLLで逓倍し作られる。 SONET/OC-48規格では，レシーバのジッタトランス ファ特性（カットオフ周波数120 kHz，ピークジッタ利 得0.1 dB以下）とジッタトレランス特性（最大0/1連 72ビット以上）とが要求される。2.5 Gbpsでアナログ PLLを使いCDRを実現するには，LPF （ Low Pass Filter）のカットオフ周波数を120 kHzまで下げる必要 がある。一方，カットオフ周波数を下げると，VCO （Voltage Controlled Oscillator）起因のノイズによるエ ラートランスファの帯域が広がり，出力クロックのジッ タが増加する。したがって，アナログPLLのみでは カットオフ周波数は約1 MHz程度までしか下げられない。 対策としてレシーバの各チャネルにデジタルPLLを 搭載するデュアルループPLL方式を採用した。アナロ グPLLとデジタルPLLのカットオフ周波数を独立に最 適な値に決められ，カットオフ周波数をOC-48規格の ジッタトレランスに合わせられる。入力データにジッタ が入ってきても，デジタルフィルタで決まるカットオフ 周波数によりフィルタリングされる。
要素回路技術
● アナログPLL PLLは図-2に示すような構成になっている。外部リファ レンスクロック（156.25 MHz）を逓倍し，1.25 GHz/4相 のクロックを出力する。 本PLLでは，ジッタを抑えるためにVCOゲインを下 げた状態で，中心周波数だけをコントロールし，サンプ ルに最適なゲインを選択する手段を採用した。 自動調整回路の入力はLPFの出力電圧，出力は4ビッ トのVCOのバイアス制御信号となる。同期は外部リ ファレンスクロックでとる。外部リファレンスクロック はPLLのロック時間よりも十分に遅いくらい（6∼7μμμμs） まで分周され，その速度でLPFの電圧と外部参照電圧 （図中VREF）の逐次比較動作を行う。比較された結果 は，LPFの出力電圧が外部参照電圧に近づくように， VCOバイアス電流を制御する。VCOのバイアス電流は 発振レンジの中心でロックがかかるので自動調整回路を 動かすと，4ビット分解能をもつVCOゲインから最適な ゲインカーブが一つだけ選び出され，ロック外れしにく い，安定した動作が保証される。 VCOはpMOSシンメトリックロード型4段の回路に 位相検出器 ジョンソン カウンタ 4 自動調整回路 コントロール アップ ダウン VREF フィードバッククロック ローパス フィルタ（LPF） クロック （1.25 GHz） 電圧フォロア 外部リファレンスクロック （156.25 MHz） V→I VCO V→I 電圧レギュレータVCO+LPF DIV+PC+ADJ VCOバッファ
外部リファレンス クロック（156.25 MHz） アジャスト VCOバッファ LINEバッファ 図-2 PLLユニット構成 Fig.2-PLL unit block diagram.
なっている。シンメトリックロードを採用することによ り，p-chロード部で線形性のよいI-Vカーブを得ること ができ，VCOゲインの線形性が向上する。VCOのバイ アス部はカレントミラーで構成されており，カレントミ ラーの電流量は自動調整回路の4ビットレジスタの値で 制御される。 ● ドライバユニット ドライバユニットは，Txクロック発生器，シンクロ ナイザ，4：1 MUX，プリドライバと出力段，オンチップ 終端抵抗より構成される（図-3）。156.25 Mbps×16ビッ トの入力データは16：4 MUXで，外部クロックから内 部クロックに乗り換える。4：1 MUXは，625 MHzの4 相クロックに同期するラッチで構成される。 出力段回路はnMOS差動ペアの電流モード駆動型を用 いた。ロード部はpMOSのシンメトリックロードで，カ レントステアリングロード兼終端抵抗である。出力電流 は，nMOSカレントソース型DACで，4ビットのバイナ リコードにより10∼24 mA間で制御され，最小限の消 費電流でレシーバ端における最適振幅が得られる。 ● レシーバユニット レシーバユニットは，DPRDレシーバ，シンクロナイ ザ，Rxクロック発生器フェーズインタポレータ，デジ タルフィルタより構成される（図-4）。入力信号はオン チップ終端抵抗を通して，二つのDPRDレシーバに入力 される。 DPRDレシーバはリカバードクロックを使用して，入 力データとバウンダリデータ（アーリー/レート）をそ れぞれ4ウェイのインタリーブで受信する。シンクロナ 4 アーリー/ レート Rx入力 Rx逆相入力 Rx出力 Rxリカバード クロック 4 625 Mbps デジタル フィルタ(DF) Rt Rt 終端抵抗制御 4 4 625 MHz 16 16 156.25 Mbps 9 DFコード アーリー/ レート PLLクロック(1.25 GHz) 4 DFコード PFコード フェーズインタポレータ コントロール フェーズインタポレータ イネーブル 2.5 Gbps スピード制御 9 TPIコード 2 2 11 フェーズインタ ポレータ 終端抵抗 終端電圧 （Rxクロック発生器） DPRD レシーバ 4：16 DEMUXシンクロナイザ 図-4 レシーバユニット構成 Fig.4-Receiver unit block diagram.
Tx逆相出力 Tx出力 出力段 16 Txデータ入力 Rt Rt プリ ドライバ MUX4：1 4 Txクロック 発生器 4 2 PLLクロック (1.25 GHz) 4 終端抵抗制御 625 MHz 625 Mbps 4 電流制御 2.5 Gbps 定電流源 4 4 終端電圧 Txクロック 同期 スピード制御 16：4 MUX シンクロナイザ 156.25 Mbps 2 オンチップ 終端抵抗 図-3 ドライバユニット構成 Fig.3-Driver unit block diagram.
FUJITSU.53, 1, (01,2002) 51 P048-053：１月号−本文（８）再校→白校.doc 51/6 最終印刷日時：02/01/07 15:56 イ ザ で は こ れ ら の デ ー タ を 4 ： 16 に DEMUX し ， 156.25 Mbps×16ビットのデータにする。これらのデー タはデジタルフィルタの入力部にあるPDC（Phase to Digital Convert）回路でデータとクロックの位相量を デジタル値に変換する。デジタルフィルタはこの位相量 を も と に ， Rx リ カ バ ー ド ク ロ ッ ク の 位 相 調 整 信 号 （DF_CODE，TPI_CODE）を発生する。つぎにフェー ズインタポレータがこの位相調整信号で制御された4相 クロック（リカバードクロック）を生成する。 ● DPRDレシーバ 長いケーブルやプリント板のパターン，コネクタなど を通して高速データ転送を行うと，高周波ロスのために ISI（Inter-Symbol Interference：符号間干渉）が発生 する。このISIを除去する様々なイコライズ方式が提案 さ れ て い る(3)，(4)。 本 技 術 で は ， イ コ ラ イ ズ に PRD
（Partial Response Detector）方式を採用している。信 号線に重畳するコモンモードノイズをキャンセルするた め差動型（DPRD）レシーバを用いた。 DPRDでは，レシーバ側で1次遅れの成分を取り除き ISIの除去を行う(5)，(6)。 xを1以下の係数，Dを1ビットタイ ムのディレイ演算子とすれば，1ビット前のデータを差 し引くことで，ISIの除去が可能となる（1−xD操作）。 複数のDPRDレシーバがインタリーブ動作することによ り実質上レイテンシの増加はない。 ● フェーズインタポレータ（位相補間器，Rxクロッ ク発生器） フェーズインタポレータは図-5に示すようにフェーズ コントローラ，6ビットバイナリアップ/ダウンカウンタ （UDC），クアドラチュアミキサ，コンパレータより構 成され，2ππππを6ビット分解能で位相制御し，クロック を出力する(7)。クアドラチュアミキサの定電流ドライバは UDCで振幅制御された定電流クロックを出力し，この 電流をキャパシタで積分して三角波の電圧波形を生成す る。二つのクアドラチュアミキサには，πππ/2位相差の入π 力クロックから2相の三角波が出力される。各位相の出 力電流（係数y）は4ビットDACの出力電流値により制 御され，二つのドライバ出力が接続されることで，出力 電流がy×cos（t）＋（1−y）×sin（t）で加算される。 yの値を変化させることにより任意の位相が出力できる。 位相検出には，入力クロックに対するエッジ検出方式 を採用した。レシーバのラッチデータからフェーズイン タポレータクロックと入力クロックの位相状態を判定し， UDCコードがカウントアップ/ダウンすることで出力ク ロックの位相制御を行う。 本技術では，1クロックサイクル（800 ps）を6ビット のバイナリコードで制御することにより，800 ps÷64＝ 12.5 psの精度での位相制御が可能となる。 ● デジタルフィルタ クロックリカバリのループ特性はデジタルフィルタに よって制御される。デジタルフィルタは2次のループを 構成しており，周波数オフセット積分回路におけるゲイ ン要素，位相積分回路のゲイン要素の調整により，ルー プのカットオフ周波数を制御することができる。フィル タの入力は，16ビットのデータと16ビットのバウンダ リ（アーリー/レート）からなる。外部から入力された クロックと内部クロックの位相差は，それぞれのクロッ クの遷移か所で計算され，アップ/ダウン信号として フェーズインタポレータのミキサ部の電流量をコント ロールする。フィルタのクロックは，フェーズインタポ レータで生成された625 MHzのリカバードクロックを4 分周して入力している。データのダイナミックな位相変 化にもトラッキングできる特性を確保している（図-6）。
テストチップ
0.18μμμm標準CMOSプロセスによって作成した2.5 Gbpsμ ×16chのパラレルテストチップを図-7に示す。テスト チップは，ドライバユニット，レシーバユニット，バイ アスユニット，雑音解析のためのノイズジェネレータか ら構成される。ドライバ，レシーバの面積はそれぞれ 0.86×6.00 mm2，1.50×6.00 mm2である。標準電源電 圧1.8 V/3.3 Vでの消費電力は16ch全動作，2.5 Gbps時 で約2.5 Wである。 4相 クロック アップ/ダウン [3：0] sin(t) cos(t) クアドラチュアミキサ CLK In-CLK レシーバ アップ/ダウン デジタルフィルタから + -+ -+ -+ -+ -+ -[3：0] sin(t) cos(t) [5：4] φ1 φ2 φ1 φ2 In-CLK CLK コンパレータ フェーズ コントローラ バイナリ アップ/ダウン カウンタ 図-5 フェーズインタポレータ構成 Fig.5-Phase interpolator block diagram.評 価 結 果
このテストチップをループバック評価（ドライバの出 力を同じチップのレシーバに外部で接続しデータの送受 信を確認する方法）した結果ビットエラーレートが1× 10-15以下であることを確認した（121時間エラーなし）。 ドライバ出力のアイパターンと出力制御4ビットコー ドによる出力振幅変化のグラフを図-8に示す。ジッタは p-p（peak to peak）で93 psであり，データアイの十分 な開きが確認できる。またアイの開口電圧は最大300 mV （シングルエンド）を測定ボード端で確保できバックプ レーン伝送にも使用できる。 PLLは800 MHz∼1.7 GHzまでの広い発振レンジを， 低いVCOゲイン（約350 MHz/V）でカバーした。PLL のトラッキングジッタは46.4 ps（p-p），カットオフ周 波数は約3.5 MHz，ピークジッタゲインは約1.5 dBで ある（図-9）。これによりPLLのVCOノイズを少なくし， ジッタトランスファも良い特性を出せるような設計値を 実現している。この値はリカバードクロックシステムと は関係ない（リカバードクロックシステムのカットオフ 周波数とピークジッタゲインはデジタルフィルタで決 まってくる）。 CDRのジッタはフェーズインタポレータのステップ ±1ビット分のデジタルノイズ25 psとPLLのジッタを 含 ん で ， 71.4 ps （p-p）である。フェーズインタポ レータは良好な線形性を示している（図-10）。む す び
バックプレーン向けの高速データ転送を実現する CMOSインタフェースを開発した。低ジッタ，高精度 4ウェイ Rx + トランジション検出 フェーズインタポレータ （Rxクロック発生器） デジタル フィルタ 1.25 GHz 4相クロック アップ/ダウン 2.5 Gbps データ入力 4ウェイ 出力 4ウェイ アーリー/レート データ クロック リカバード クロック 16 図-6 クロックリカバリ構成 Fig.6-Clock recovery block diagram.8chレシー バユニット 8chドライバ ユニット 8chドライバ ユニット バイ アス 14.324 mm 1 ,5 00 μ m 860 μ m 2.5 Gbps シリアル出力 (16ch) 2.5 Gbps シリアル入力 (16ch) 16 ビ ッ ト パ ラ レ ル入 力 (1 56 M bp s） 16 ビ ッ ト パ ラ レ ル出 力 (1 56 M bp s） ノイズ発生器 8chレシーバ ユニット PLLユニット ユニット PLLユニット 図-7 2.5 Gbps×16chパラレルテストチップ Fig.7-2.5 Gbps×16ch parallel test chip.
400 ps 93 ps(p-p) 0 100 200 300 400 500 0 3 6 9 12 15 ch-0 ch-7 ch-15 出力電流コード 電圧 (m V ) ドライバユニット出力波形 ドライバユニット出力開口電圧 図-8 2.5 Gbpsドライバユニット出力 Fig.8-2.5 Gbps driver unit output.
FUJITSU.53, 1, (01,2002) 53 P048-053：１月号−本文（８）再校→白校.doc 53/6 最終印刷日時：02/01/07 15:56 の デ ー タ サ ン プ リ ン グ ク ロ ッ ク を 生 成 す る PLL と フェーズインタポレータ，低レイテンシでケーブルの高 周波ロスによりISIを除去するDPRDレシーバ，また SONET/OC-48規格のジッタトレランスを実現するデュ アルループPLLによるCDR回路を開発することにより， 2.5 Gbpsの高速データを低レイテンシで転送することが 可能となる。0.18μμμm標準CMOSプロセスにより，作成μ したテストチップにおいて，2.5 Gbps×16chのデータ 転送を確認した。 今後はソースシンクロナス（OIF SFI-5など）への対 応，5 Gbps∼12.8 Gbpsへの高速化を進めていく。 参 考 文 献 （1） 枝洋樹ほか：バスよりシリアルGHz伝送への決断．日経 エレクトロニクス，No.798，p.101-127（2001）． （2） 姫野明ほか：DWDM用光デバイスの研究開発動向．電 子情報通信学会誌，Vol.82，No.7，p.713-717（1999）．
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（6） K. Gotoh et al.：A 2B Parallel 1.25Gb/s Interconnect I/O Interface with Self-Configurable Link and Plesiochronous Clocking ． ISSCC Digest of Technical Papers，p.156-157（1999）．
（7） T. Lee et al.：A 2.5V CMOS delay-locked loop for an 18Mbit，500MB/s DRAM．IEEE J. Solid-State Circuits， vol.29，p.1491-1496（1994）． -8 -6 -4 -2 0 2 100 k 1 M 10 M 周波数 (Hz) ジッ タゲ イン (d B ) （a）PLLトラッキングジッタ （b）ジッタゲイン 46.4 ps 時間（ps） サン プル 数 図-9 PLL特性 Fig.9-PLL characteristics. 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 0 20 40 60 位相制御コード 位相 （ns ） ch-0 ch-7 ch-5 時間（ps） サン プル数 （a）フェーズインタポレータ特性 （b）トラッキングジッタ 71.4 ps 図-10 フェーズインタポレータ，CDR特性 Fig.10-Phase interpolator and CDR characteristics.
