マイクロ波励起ラジカルによる選択加熱技術とデバイス作製利用統計を見る

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マイクロ波励起ラジカルによる選択

加熱技術とデバイス作製

山梨大学大学院

医学工学総合教育部

博士課程学位論文

２０１９年３月

中家大希

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第

1 章序論

... 4 1.1 研究の背景 ... 4 1.2 研究の目的 ... 9 1.3 本論文の構成 ... 10

第

2 章マイクロ波プラズマ加熱について

... 12 2.1 緒言 ... 12 2.2 マイクロ波プラズマ加熱装置 ... 12 2.3 加熱前処理方法と温度プロファイルの一例 ... 20 2.4 電子温度及び水素ラジカル密度の導出 ... 22

第

3 章マイクロ波プラズマ加熱による Ge 膜内の転位密度の

低減調査

... 29 3.1 緒言 ... 29 3.2 実験方法 ... 30 3.3 結果と考察 ... 34 3.4 結言 ... 40

第

4 章マイクロ波プラズマ加熱を用いたニッケルシリサイ

ド形成技術

... 41 4.1 緒言 ... 41 4.2 実験方法 ... 42 4.3 結果と考察 ... 43 4.4 結言 ... 49

(3)

3

第

5 章マイクロ波プラズマ加熱を用いたガラス基板上

Poly-Si 形成技術

... 50 5.1 緒言 ... 50 5.2 実験方法 ... 51 5.3 結果と考察 ... 56 5.4 結言 ... 74

第

6 章フレキシブルディスプレイ基板用 Polyimide 膜の

電気特性評価

... 75 6.1 緒言 ... 75 6.2 実験方法 ... 76 6.3 結果と考察 ... 79 6.4 結言 ... 92

第

7 章本研究論文の総括

... 93 7.1 本研究の成果 ... 93

参考文献

研究業績

謝辞

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第

1 章

序論

1.1 研究の背景

半導体技術の発展に伴い、我々の生活は豊かになり、半導体デバイスは欠かせないものとなっている。現在もますます発達しており、例えば自動車産業では自動運転に伴い、一台あたりの半導体デバイスの搭載量は今後さらに増加すると予測されている。また、多種多様な業界で人工知能(artificial intelligence： AI)を活用し始めたことに伴い、AI 用のチップが開発されるなど今後も半導体産業の発展と技術開発は飛躍していくと考えられる。CPU(Central Processing Unit)に目を向けてみるとこれまで Arm 社と intel 社の 2 社でしか設計をしていなかったが、オープンソースのRISC(Reduced Instruction Set Computer)-V の活用が積極的となり、各社オリジナルの CPU を作製することで、プロセス及び設計の多様性が出てくることで大きな発展が期待される。スマートフォンに搭載される半導体チップも日々集積化し、現時点では約70 億個のトランジスタを必要としている。それに伴いトランジスタの微細化が必要となり、2018 年 9 月の段階では、7 nm プロセス製造チップを用いている。微細化に伴い電流を供給するソース・ドレイン電極とシリコン(Si)との接触面積も小さくなることから、接触抵抗が増大する傾向となる。よって、チャネルの抵抗が下がっても接触抵抗が増大することでデバイスの性能を落としてしまうため、一つの課題となっている。接触抵抗を下げるための方法の一つとして、電極材料にニッケル(Ni)と Si との化合物であるニッケルモノシリサイド (NiSi)が現在主流として用いられている。さらなる微細化にも限界があることから集積回路(Integrated Circuit：IC)に用いられている材料はシリコンが主流であるが、他の材料が注目されている。中でもゲルマニウム(Ge)は、シリコンに比べ電子移動度及びホール移動度のどち

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5 るとSi と Ge の格子定数の差から Ge 層内に欠陥が入ってしまい、移動度を低下させてしまうことがGe デイバスを用いたときの課題の一つとなっている。半導体が使用されている電子デバイスの中でも「産業の顔」とまで呼ばれるディスプレイは、人と情報をつなぐインターフェイスの最も重要な電子デバイスとして携帯電話やパソコンなどの家電から医療分野、産業分野まで、幅広く情報化社会を支えてきた。そのディスプレイの進展に大いに貢献してきたのは、シリコン薄膜を用いた薄膜トランジスタ(Thin Film Transistor : TFT)である。薄膜トランジスタは、半導体層などトランジスタを構成する要素を薄膜化して、透明で大型化が容易であるガラス基板上に作製される。中でも、プロセス温度が500 以下の低温であること、また、原子の配列に周期性がないためガラス基板上に優れた再現性と均一性をもって、大面積に成膜できることから、大型ガラス基板を用いたディスプレイ生産には、非晶質シリコン(amorphous silicon : a-Si)薄膜がその中心であり、2009 年よりシャープの堺工場では、第 10 世代サイズ(2,850 mm×3,050 mm)の基板を用いた生産が開始された。また、海外では中国国有パネル最大手の京東方科技集団（BOE）が 2017 年 12 月に 10.5 世代 (2,940mm×3,370mm)の基板を用いた生産を開始した。しかし、非晶質シリコンは電子移動度が 1.0 cm2/V･s と低く、今後のさらなる大面積化・高性能化には大きな障害となる。また、次世代ディスプレイとして注目されている有機EL ディスプレイは、電流駆動であるため、液晶ディスプレイと比べ高い駆動能力と駆動安定性がTFT に求められる。有機 EL 素子を発光させるためには、画素ごとに10 µA 以上の電流供給が必要であり、移動度として 10 cm2_{/V･s 以上が必要である。しかし、電子移動度が低いアモルファス} Si を使用した TFT では、0.1 µA しか供給できないため、有機 EL 素子を発光させることができない。そこで、従来のシリコンプロセスとの整合性を保ちながら、結晶性シリコンの高い移動度を実現するために、シリコン薄膜の低温結晶化が古くから研究されてきた。非晶質シリコンを結晶化することによって、移動度など性能が上がるばかり

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でなく、n 型、p 型を作り分けることが容易となり、CMOS(Complementary Metal Oxide Semiconductor)回路が実現できることになる。さらに、電気的なストレスや光による劣化などの信頼性に対しても、圧倒的な強さをもつことになる。つまり、ガラスなどの低融点基板の上に、単結晶並みの移動度をもつシリコン薄膜を形成し、高性能な回路を実現することによって、画素だけでなく、CPU やメモリーといった集積回路を搭載した、システムオンパネルの実現が可能であり、それを目的とした研究が展開されてきた。

多結晶シリコン(polycrystalline Silicon : poly-Si)を用いた TFT は、a-Si TFT と比べて電界効果移動度が数百倍高く、高周波での信号処理に高い能力を発揮する。多結晶シリコンTFT の開発は、集積回路プロセス・デバイスをモデルにした高温プロセスから始まった。これは、高融点である石英基板上に 1000 ℃程度の高温でa-Si を結晶化させるプロセスを用いて TFT を形成するものであり、主としてビューファインダーなどの小型ディスプレイ向けに開発・量産されていた。現在では、プロジェクター用ライトバルブに利用されている。これを、ガラス基板が使えるように低温化できると、大面積のガラス基板上に回路が作れる。このためには、600 ℃以下の低温プロセスの開発が必要であった。これを目標に、技術的な模索が続いたが、1986 年にソニーの鮫島らによって発表されたエキシマレーザーを用いた結晶化技術によって、状況が一変される。窒化シリコン(SiNX)をアルカリバリア膜として形成した低アルカリホウケイ酸ガラスの上に、a-Si 膜を形成し、レーザーを用いて室温で結晶化した。得られた TFT 特性はVTH=3 V, µFE=180 cm2/V･s と大変優れたものであった。[1-1]この報告から低温ポリシリコンの研究開発が一気に加速された。低温ポリシリコンでは、高温ポリシリコンの高温プロセスを低温処理に置き換える。まず、ガラス基板上にSiO2などの絶縁膜で下地層(バッファ層)を形成

する。次に、シリコン薄膜をプラズマ CVD(Plasma Enhanced Chemical Vapor Deposition : PECVD)装置で形成する。その後、シリコン膜をレーザーによって結晶化するが、シリコン膜中には数%の水素を含まれており、そのままレーザ

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7 ー照射を行うと膜が剥離する恐れがあるため、あらかじめ脱水素処理を施しておく。レーザーは(KrF : 248nm または XeCl : 308 nm)を用いる。この装置は、数十 ns の極短時間にシリコンを溶融できるほどの大出力を持ち、溶融・再結晶に要する時間はわずか100 ns 程度である。このため、バッファ層を形成しておくと、ガラス基板に対するダメージはほとんど問題とならない。結晶化が完了したシリコン膜は、島状にパターニングし、その上にゲート酸化膜SiO2を形成する。このとき、半導体IC プロセスでは熱酸化によって絶縁膜を形成するが、 TFT では低温での形成が求められるため、CVD によって成膜する。その後、不純物のドーピングと活性化、配線・電極の形成、層間膜・保護膜の形成、水素化処理などの工程を経て、TFT プロセスは完了する。この方法で得られる µFE は50～120 cm2_{/V･s である。現在、量産化されている方法は、このエキシマレ} ーザーを用いて結晶化する方法であるが、レーザーが当たる面積が非常に小さいため、膜全面を結晶化させるためには幾度となく走査を行わなければならず、大面積を結晶化するには不向きである。また、多結晶シリコンの別の形成方法として、熱による固相成長法や CVD による直接堆積法などがある。固相成長法は、ヒーターやハロゲンランプによる加熱の効果を利用する方法であり、粒径の巨大化はあまり期待できないが、固相成長法の一種である Ni 等の触媒金属を用いた金属誘起横方向成長法 (Metal Induced Lateral Crystallization : MILC)では、触媒金属の作用によって低温化が可能であると同時に、レーザーを使用しないため、低コスト化、大面積化が期待できる。[1-2,1-3,1-4]しかし、結晶化に多くの時間がかかるという欠点もある。CVD による直接堆積法は、シンプルで最も経済的な方法として注目される技術となっているが、高い移動度は望めない。したがって、それぞれの特長を生かしながら、用途(性能、コスト)によって使い分ける必要がある。現在では、酸化物半導体や有機半導体など新しい材料を用いた研究が盛んに行われているが、CMOS 回路の実現容易性、高移動度、高信頼性といった観点では、多結晶シリコンは、まだまだ圧倒的な優位性を保っている。

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ディスプレイの種類は様々な方式が採用されているが、現在主流となっているのは液晶ディスプレイである。また、近年各社量産化している方式として有機EL ディスプレイがシェアを広げており、また今後シェア拡大が見込まれる。有機EL ディスプレイは材料自身が発光するので、液晶ディスプレイで用いられているバックライトを配置する必要がない。バックライトはフレキシブル性を持たせることができないが、これが不要となることで薄型かつフレキシブル性をもたせることができる。もう一つ課題は、基板のフレキシブル性である。主流として使われているt=0.5mm のガラス基板に代わり、フレキシブル性がある材料で注目されているのは、金属系の基板や薄型のガラス基板、ポリイミド膜である。現在量産されている基材は高耐熱用のポリイミド膜であるが、近年ポリイミド膜上の TFT とガラス基板上の TFT では電気特性の信頼性に違いが有ることが述べられている。[6-4]

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9

1.2 研究の目的

我々の研究室では、水素プラズマ中で主に遷移金属が急速に高温加熱される現象を見出し、この現象を使った”マイクロ波プラズマ加熱”に注目している。この加熱方法を用いることで、大面積基板中の任意の領域を選択的に短時間で高温加熱することができ、半導体用途の加熱方法として応用が期待される。本研究では、下記の3 つの用途への応用を目的としている。１，シリコン基板上Ge 層内の転位密度低減化アニールへの応用２，ニッケルシリサイド形成時のアニールへの応用３，ガラス基板上のa-Si 結晶化アニールへの応用上記3 つの応用例の概要は、次項の本論文の構成に記載している。また、ディスプレイ用途では、フレキシブル化が進められており現在の課題であるポリイミド膜の電気特性解明も目的としている。

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1.3 本論文の構成

本研究論文は、全7 章で構成されており、各章の内容は以下である。第 1 章序論 第1 章では、ディスプレイを含む半導体デバイスの現状技術と今後の展望について述べる。第 2 章マイクロ波プラズマ加熱について 第2 章では、独自開発を行ったマイクロ波プラズマ加熱の特徴を述べ、その後装置構成や加熱プロファイル、加熱メカニズム等について述べる。第 3 章マイクロ波プラズマ加熱を用いた Ge/Si sub 構造での Ge 層内の 転位密度の低減調査第3 章では、欠陥の少ない薄膜 Ge 作製の重要性について述べ、マイクロ波プラズマ加熱を用いた欠陥密度低減化の実験手順、結果について説明を行う。また、欠陥密度低減化処理を行ったサンプルでデバイスを作製し、電気特性評価をした結果を述べる。第 4 章マイクロ波プラズマ加熱を用いたニッケルシリサイド形成技術 第4 章では、ニッケルシリサイド形成方法の実験手順について述べ、評価結果を述べる。評価方法はSTEM-EDX, シート抵抗である。本実験では、３インチの面内分布やマイクロ波のパワー依存についても調査したので結果を述べる。第 5 章マイクロ波プラズマ加熱を用いたガラス基板上 Poly-Si 形成技術 第5 章では、マイクロ波プラズマ加熱を用いてガラス基板上の a-Si 層を結晶化させる技術を述べる。結晶化の確認はラマン分光法で行う。その後、デバイ

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11 第 6 章フレキシブルディスプレイ基板用 Polyimide 膜の電気特性評価 第6 章では、PI 膜の電気特性評価を行う必要性について述べ、サンプル作製方法及び電気特性評価結果について述べる。第 7 章本研究論文の総括 第7 章では、本研究における成果を要約し、今後の課題について言及する。

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第

2 章

マイクロ波プラズマ加熱について

2.1 緒言

我々は研究室内で独自開発をしたマイクロ波プラズマ加熱に注目している。本加熱方法は、水素ラジカル中で主に遷移金属が急速かつ 1000 ℃以上と高温に加熱される技術である。本章では、まず装置構成・メカニズムについて説明をし、その後各条件の温度プロファイルを紹介し、最後に電子温度と水素ラジカル密度の結果を述べる。

2.2 マイクロ波プラズマ加熱装置

マイクロ波プラズマ加熱装置の概略図を図 2.2.1 にチャンバー部分の写真を図 2.2.2 に示す。概略図を見て分かるように、ロータリーポンプを用いて排気を行っている。圧力を測定するための圧力計はピラニー真空計と2 個の隔膜式圧力計が付いている。二種類の圧力計が付いているのは、マイクロ波プラズマ加熱中に、ピラニー真空計のフィラメント部分へプラズマ中の電子が衝突し、フィラメントに電流が流れて、正確な圧力を測ることが出来ないためである。

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13

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ガスの流入にはマスフローコントローラを使用しガス流量を制御している。流量調整方法は図 2.2.3 の装置の内部にマスフローコントローラ本体があり、タッチパネルを操作して流量をコントールする。

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15

マイクロ波出力装置は周波数2.45 GHz、最大出力 1.5 kW の性能を持ち、専用のコントローラ(図 2.2.4)で出力と照射時間を設定し、マイクロ波を照射することが出来る。

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加熱中の試料の温度は石英の試料台真上の放射温度計を使用し測定している。放射温度計とは物体が出す放射熱を測ることで温度を測定する温度計である。メーカーはジャパンセンサー製で、0.8～1.6 µm の放射熱を検出している。そして測定スポットサイズは図 2.2.5 になり、我々の実験系では試料から検出器まで約33 cm の高さがあり、約直径 4 mm の領域の放射熱を測定している。図2.2.4 マイクロ波出力装置コントローラ

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17 マイクロ波プラズマにはバルクプラズマと表面波プラズマの二つがある。これは、プラズマ中の電子密度で決まるプラズマ周波数とマイクロ波の周波数の大小関係で決まる。バルクプラズマはプラズマ周波数がマイクロ波周波数より小さいときに起こるプラズマである。プラズマ中の電子がマイクロ波の電場変化に追従できず、マイクロ波はプラズマ内部に進入する。そしてマイクロ波のエネルギーをプラズマ全体で吸収する。表面波プラズマはプラズマ周波数がマイクロ波周波数より大きいときに起こるプラズマである。プラズマ中の電子がマイクロ波の電場変化に追従してマイクロ波の電場を打ち消す電場を作り、マイクロ波はプラズマ内部に進入できない。しかし、図 2.2.6 に示すようにマイクロ波はプラズマ表面を表面波として伝播し、マイクロ波のエネルギーをプラズマ表面で吸収する。図2.2.5 測定距離と測定スポットサイズ

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図2.2.6 装置内部概略図(表面波プラズマ状態)

我々が使用している実験装置のプラズマは表面波プラズマであり加熱原理は図2.2.7 に示すように、金属表面で水素ラジカル(水素原子)が水素分子に再結合し、その際に放出するエネルギーによって温度が上昇していると考えられる。

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19

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2.3 加熱前処理方法と温度プロファイルの一例

○ 加熱前処理について加熱処理を行う前の装置状態を一定に保つために、下記の手順で前処理を行なっている。 STEP1：水素プラズマ処理水素流量10 sccm,圧力 25 Pa,入力パワー1000W, 時間 10 min.の条件で処理を行う。 STEP2：酸素プラズマ処理酸素流量10 sccm,圧力 25 Pa,入力パワー1000 W, 時間 10min.の条件で処理を行う。＊STEP1 と STEP2 の間には装置の冷却のため 30 分程度時間を置く。 ○ 温度プロファイルの一例ニッケル及びタングステンを加熱したときの温度プロファイルを図2.3.1 に示す。サンプルサズは、10mm×10mm×0.05mm である。温度測定は、放射温度計で測定しており、約 280 ℃以下は測定不可領域である。加熱条件は、水素流量は 20 sccm,チャンバー圧力は 30 Pa,マイクロ波入力パワーは 1000 W である。どちらの金属もマイクロ波のパワーを入力してから数秒で最高温度まで到達している。また、タングステンは、1000 ℃以上まで達している。

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21 図2.3.1 ニッケル膜及びタングステン膜を加熱したときの温度プロファイル

0

200

400

600

800 1000

1200

0

10

20

30

40

50

60 Temp

eratu

re [°C]

Elapsed time [s]

Ni

W

Power

on

Power off

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2.4 電子温度及び水素ラジカル密度の導出

○二線強度比較法による電子温度の導出方法

二線強度比較法は、発光の強度比から電子温度を導出する。[2-1]この方法は，そのプラズマが局所熱平衡状態にあるものと仮定すれば，イオン・中性原子・電子の温度はすべて等しいという仮定している。下記の式を用いる。スペクトル強度I を測定することにより、電子温度 T を求める事が出来る。そのほかのパラメータは既知の値で有り、NIST のデータベースの値を用いた。添え字の i,j,k,l は、遷移をする準位を表している。（図 2.4.1） ν：各遷移により放出される光の周波数 A:各遷移における遷移確率 g:各状態の縮退度 E:各状態のポテンシャルエネルギー I:スペクトル強度 T:電子温度

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23

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図2.4.2 水素プラズマの発光スペクトル

○マイクロ波プラズマ加熱装置の電子温度

研究室で用いているマイクロ波プラズマ加熱装置の電子温度を導出した。 Hα=656.28 nm, Hβ=486.13 nm の二線を用いて導出を行う。図2.4.2 のスペクトルは、水素の発光の生データである。このスペクトルは、強度の補正を行っていないが、解析するときには、補正を行った下記に電子温度を示す。水素流量、圧力を固定し、パワーを500 W の時と、 1000 W の時の電子温度を求めた。この値は、報告されている高密度プラズマと同等の値である。

・水素流量

5sccm

・圧力

30 Pa

・パワー

_500W

電子温度

9.47×10

3

℃

30x103 20 10 0 inten sit y [ a.u.] 1000 800 600 400 200 wavelength [nm]

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25

・水素流量

5sccm

・圧力

30 Pa

・パワー

1000W

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○2.4.2 水素原子密度の導出方法

Mozetic らの手法を用いて水素原子密度を行った。[2-2]加熱しているときの熱容量 PHと冷却時の熱容量 PCを等式で結び（PH=PC）水素原子密度を求める。マイクロ波プラズマ加熱中の温度プロファイルを用いて導出を行う。 n : 水素原子密度 ν：室温時の水素原子の速度（2486 m/s） WD:水素分子の電離エネルギー（4.5[eV]） γ:ニッケル表面の水素原子の再結合係数（0.2） A：触媒面積 m:ニッケル質量 Cp:比熱容量 また、水素原子の速度はマクスウェル分布から求める。

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27 図2.4.3 マクスウェル分布より求めた水素原子速度 0.00E+00 0 1000 2000 3000 4000 5000 6000 7000 8000 分布数水素原子速度

f(v)

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○マイクロ波プラズマ加熱装置の水素原子密度

上記の方法を用いて求めた水素原子密度は下記のようになる。また、解離度は、水素分子に対して水素原子の割合であり、下記の式より求めた。

η=nkT/2p

n:水素原子密度 k:ボルツマン係数 p:チャンバーの圧力 2：二原子分子から 実験条件及び結果を下記に示す。サンプルはニッケル板(10mm×10mm× 0.1mm)を使用した。パワーを 500W から 1000W に変えることで原子密度が増加した。

・水素流量

20sccm

・圧力

21.3 Pa

・パワー

500W

原子密度

4.2×10

14

cm

-3

解離度

0.044 ・水素流量

20sccm

・圧力

21.3 Pa

・パワー

1000W

原子密度

5.8×10

14

cm

-3

解離度

0.060

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29

第

3 章

マイクロ波プラズマ加熱による

Ge 膜内の転位密度の低減

調査

3.1 緒言

Ge 単結晶の作製方法は広く研究されている。[3-1]しかし、Ge チャネルデバイスでは、コスト面や機械的強度の弱さなどの観点から Ge 基板を用いるのではなく、シリコン基板の上にGe 層を成膜するなど手法は様々であるが薄膜 Ge が用いられる。[3-2]しかし、シリコン基板上に Ge 層を成膜した場合は、シリコンとゲルマニウムとの格子定数の差により Ge 薄膜内に多数の欠陥が入り、デバイス性能が低下する。成膜条件などを変更し結晶性を確認している研究も行われているが[3-3]、欠陥低減化のために加熱処理を行う必要がある。本章では前章で述べたマイクロ波プラズマ加熱を用いて Ge 薄膜内の欠陥低減化を行う。マイクロ波プラズマ加熱を用いることにより、主に Ge 層を加熱することができ、炉内でアニールする手法よりも欠陥低減化に期待ができる。

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図3.2.1 Ge 層低欠陥化アニール実験用サンプルの断面構造

3.2 実験方法

図 3.2.1 に示す構造を作製するために、シリコン基板上に Si 膜及び Ge 膜を分子線エピタキシー法にて成膜し、その後CVD にて SiO2膜を成膜、さらにスパッタ装置でタングステンを成膜する。成膜後にマイクロ波プラズマ加熱を行い Ge 膜内の欠陥密度を低減させる。まずは使用する装置について下記で説明する。 ○ 分子線エピタキシー装置半導体薄膜形成装置として、本研究では分子線エピタキシー(Molecular Beam Epitaxy : MBE)装置を用いた。MBE 装置には、固体ソースとガスソースの 2 種類があるが、本研究では固体ソースMBE(SSMBE)を用いた。以下に説明する。 SSMBE とは、蒸着原料に固体材料を用いて加熱蒸発させ、それによって生じる分子ビームを基板に照射することで結晶成長を行う方法である。特徴として、~10-10 Torr という超高真空内において蒸着が可能である点がある。この超高真空により、試料は104~105秒ほど清浄な基板表面を保持することができる。各蒸着源のセルにはシャッターがあり、シャッターの開閉によりソースの制御を可能とする。成長温度は室温から800 ℃以上と幅広い使用であり、成長速度は_{~1 Å/sec と遅いため原子層レベルでの成長が可能である。}

Si

Ge(300 nm)

SiO2(150 nm)

W(100 nm)

Si(10 nm)

(31)

31

図3.2.2 に本研究で用いた SSMBE 装置の概略図を示す。本装置の特徴として、導入室(Entry Lock)、成長準備室(Preparation Chamber)、成長室(Deposition

Chamber)の 3 室で構成されており、それぞれが区切られているため成長室の超高真空度を保ったまま試料の交換を可能としている。成長準備室は基板保管ステージ(Parking Stage)と高温加熱ステージ(High Temperature Heater Stage : HTHS)で構成されている。HTHS の上限温度は 1000℃であり、基板のクリーニングや基板ホルダーの洗浄後の脱ガスに用いる。成長室の通常時の真空度は 1×10-9 Torr であり、成長中では約 1×10-8 Torr となる。成長中は加熱ヒーター付きの基板回転機構にのせ、膜厚を均一にするために回転させながら成長を行う。蒸着源のSi を電子線(E-gun)で加熱・蒸発させることにより、分子線を形成する。また、本装置ではGe も成長させることができ、クヌードセン・セル(Kundsen Cell : K-cell)と呼ばれる抵抗加熱式セルを用いて分子線を形成する。図 3.2.2 SSMBE 装置の概略図 ゲートバルブ基板(脱ガス時) 基板(移動時) 導入室成長準備室成長室 TMP. Ion P. ヒータパーキングステージ Ge 蒸着源 Si 蒸着源 TMP. Ion P.

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図3.2.3 スパッタ法の成膜原理図 ○イオンスパッタ装置イオンスパッタは、絶縁物や、融点の高い金属を飛ばし堆積させるための装置である。この装置の原理は、試料台と飛ばしたい金属の間で高周波をかけ、希ガスなどのイオンを作り、このイオンが金属に衝突することで金属が飛び試料に堆積する。この概略図を図3.2.3 に示す。本研究では、希ガスとして Ar を用いてW に衝突させ試料に堆積させた。使用する装置の説明は以上である。次に、欠陥低減化の評価サンプル作製方法を述べる。まず、最初に TEM,STEM 観察用サンプル作製方法を述べ、次に MOSFET の作製方法を述べる。

○TEM, STEM 観察用サンプル作製

n-Si(100)基板上に MBE 装置を用いて 10 nm の Si 層を 600 ℃で成膜し、300 nm のGe 層を 300 ℃で成膜する。その後、熱源と Ge 層との反応を避けるために、 CVD にて 150 nm の SiO2膜を300 ℃で成膜する。最後に 100 nm のタングステン膜を室温で成膜する。成膜後に加熱処理を行う。加熱条件は、入力パワー1000 W,水素流量 5 sccm,圧力 30 Pa で実施し、最高到達温度は 700 ℃, 800 ℃, 900 ℃ を実施した。

(33)

33 ○ MOSFET 作製プロセス n-Si(100)基板上に MBE にて 10 nm の Si 層を 600 ℃で成膜し、40 nm の Ge 層を300 ℃で成長する。その後、5 nm の Si-cap 層を 300 ℃で成膜する。TEM 観察サンプル同様に SiO2膜及びタングステンフィルムを成膜して 750 ℃で加熱処理を行う。加熱処理後、バッファードフッ酸でSiO2とタングステン膜を剥がす。その後一般的なTFT 作製プロセスにて MOSFET を作成する。具体的な MOSFET 作製の手順は第 5 章にて記載している。今回の MOSFET の主な作製条件は、ゲート酸化膜は150 nm の SiO2膜を用いて、イオン注入はBF2をソース・ドレイン領域に加速電圧40 kV で 1.0×1015_/cm2_{の条件で処理を行なった。}

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図3.3.1 加熱前の断面 TEM 画像

・3.3 結果と考察

Ge 膜内の観察方法として STEM 及び TEM を用いた。図 3.3.1 は加熱前の TEM 像である。Ge 槽内に転位が多数あることがわかる。また、図 3.3.2 は加熱前の STEM-EDX であり、Si 基板と Ge 層がはっきり分かれている。図3.3.6 は、700 ℃で加熱処理を行なったサンプルの TEM 像である。加熱前のサンプルに比べて、転位が減少している事がわかる。よって、加熱温度700 ℃〜800 ℃であれば、Si 基板との反応は起きず Ge 層内の転位を減少させられることがわかった。

Si

Ge

Protective C

200 nm

(35)

35 図3.3.2 加熱前の Ge/Si 界面の EDX マッピング図3.3.3 は、900 ℃で処理を行なったサンプルの STEM 像である。Si 基板と Ge 層が反応し、混ざり合っていることがわかる。図 3.3.4、3.3.5 は、それぞれ加熱温度800 ℃, 700 ℃で処理を行ったサンプルの STEM 像である。どちらのサンプルもSi 基板と反応はしておらず、Ge 層との界面は加熱前とほぼ同様な平滑度であることがわかる。

Si

Ge

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図3.3.4 800℃で加熱を行なったサンプルの断面 STEM 画像図3.3.3 900℃で加熱を行なったサンプルの断面 STEM 画像

300 nm

Si

Ge

SiO

2

W

300 nm

Si

Ge

SiO

2

W

(37)

37 図3.3.5 700℃で加熱を行なったサンプルの断面STEM 画像図3.3.6 は、700 ℃で加熱処理を行なったサンプルの TEM 像である。加熱前のサンプルに比べて、転位が減少している事がわかる。よって、加熱温度700 ℃〜800 ℃であれば、Si 基板との反応は起きず Ge 層内の転位を減少させられることがわかった。

Si

Ge

SiO

2

W

300 nm

(38)

図3.3.6 700℃で加熱を行なったサンプルの断面 TEM 画像図3.3.7 は、加熱処理をしていないサンプルで作製した MOSFET の Id-Vd 特性である。図3.3.8 は 750 ℃で加熱処理を行なったサンプルの Id-Vd 特性である。デバイスサイズはチャネル幅100 µm, チャネル長 150 µm である。ゲート電圧は、10 V から-30 V まで 4 V 刻みで変化させている。加熱を行なったサンプルは、加熱をしていないサンプルに比べて、電流値が約2 倍となった。また、スプリット C-V 法を用いて導出したキャリア移動度は 380 cm2_{/V s でありシリコンの p-MOSFET の約 2 倍になった。}

Si

Ge

SiO

2

W

200 nm

(39)

39 図3.3.7 加熱処理を行なっていないサンプルの Id-Vd カーブ図3.3.8 750℃で加熱を行ったサンプルの Id-Vd カーブ Vg=30 V

-20

-15

-10

-5

0 Id

(mA

)

Vd (V)

0

0.1

0.2 Vg=-30

V

-20

-15

-10

-5

0 Id

(mA

)

1.0

0 Vd (V)

Vg=-30 V

(40)

3.4 結言

マイクロ波プラズマ加熱を用いて、シリコン基板上の Ge 薄膜の低欠陥化に成功した。加熱処理の条件を検討し、800℃以下であれば Si 基板と Ge 膜が反応せずにGe 膜内の欠陥の低減化を行うことができた。また、加熱時間は 1 秒以下と短い処理時間で欠陥低減化を行うことができる。さらに低欠陥化処理を行ったサンプルでMOSFET を作製しキャリア移動度が 380 cm2/V s とシリコンに比べて高いことを確認した。上記の結果より、n-MOSFET はシリコンチャネルを使用し、p-MOSFET はゲルマニウムチャネルを使用して高移動度の CMOS を作製することが可能となる。

(41)

41

第

4 章

マイクロ波プラズマ加熱を用いたシリサイド形成技術

4.1 緒言

シリコン材料を用いた集積回路は、微細化により高集積化を実現している。半導体デバイスは、スケーリング則に従い、デバイス寸法が1/k 倍になるとコンタクト抵抗は、k2倍で増加する。微細化が進むことにより、コンタクト抵抗がより小さい材料を使用する必要がある。電極材料として、シート抵抗及びコンタクト抵抗が低い、ニッケルモノシリサイドが用いられている。[4-1,4-2] ニッケルモノシリサイドの作製方法は、シリコン基板上にニッケルを成膜し、熱処理を行うことで得る。ニッケルシリサイド作製時に高温でアニールをするとシート抵抗が高いニッケルダイシリサイドが形成されるためアニール温度の条件だしが必要である。シリサイド化のプロセスや評価は様々研究されている。[4-3,4-4]また、ニッケルシリサイドはシリコンだけではなくシリコンカーバイドでも用いられている。[4-5,4-6] 一般的な作製方法は、シリコン基板上にニッケルを成膜し、600℃程度の低温で長時間加熱することでニッケルシリサイドを得る。本章では、マイクロ波プラズマ加熱を用いて数秒程度の短時間でニッケルモノシリサイドを形成する技術を説明する。また、チャンバー内の面内依存性やマイクロ波の入力パワー依存等の評価結果についても述べる。

(42)

図4.2.1 面内依存性確認用サンプルの配置図

4.2 実験方法

○シリコン基板の洗浄を行うために BHF を水で 30%程度に薄めた溶液を用いて洗浄する。洗浄時間は約30 秒であるが、基板の水弾き性(接触角)を確認し、疎水性になるまで洗浄する。シリコン基板上に熱蒸着にてニッケル膜を約80 nm 成膜する。その後、マイクロ波プラズマ加熱を実施する。加熱条件は、水素流量20 sccm, 圧力 30 Pa,でパワーを1000 W〜400 W まで 200 W ごとに条件を振って依存性を確認した。また、小片サンプルのみだけではなく、3 インチウエハ面内の依存性を確認するために、図4.2.1 のように３インチのガラス基板上に一様にサンプルを配置して加熱処理を行なった。評価方法は、I-V 特性及び、シート抵抗にて確認を行なった。サンプル×9 個３インチガラス基板

(43)

43 図4.3.1 1 個加熱及び 9 個加熱時の温度プロファイル

4.3 結果と考察

図 4.3.1 は、サンプル 1 個と 9 個同時加熱時の温度プロファイルである。どちらもほぼ同様の温度プロファイルとなり、マイクロ波のパワーを入力したと同時に表面のニッケルが加熱される。ニッケルが直下のシリコン基板と反応をしてニッケルシリサイドが形成されると加熱は自動で停止する。パワーをオフにすると温度が測定限界まで下がっていることから、冷却が飽和している部分はサンプルの温度ではなく、水素の発光を測定している。また、図中のオレンジ色の丸で囲んでいる部分を見ると分かる通り、ニッケルシリサイド形成後はマイクロ波のパワーを入れたとしても水素プラズマの発光のみでサンプルが加熱されることはない。本加熱方式でニッケルシリサイドは加熱されないため、サンプルに余計な熱負荷がかからないことが最大の特徴である。

250

300

350

400

450

500

0

20

40

60

80

100 Temp

eratu

re [°C]

Elapsed time [s]

1 [ ]

9 [ ]

M.W. on

Ni 消費

M.W. off

(44)

図4.3.2 加熱処理を行なったサンプルの断面STEM 画像図4.3.2 は、入力パワー1000 W, 圧力 30 Pa, 水素流量 10 sccm の条件下で加熱を行ったサンプルの断面STEM 画像である。また、図 4.3.3 は、図 4.3.2 のニッケルシリサイド部分を EDX でラインスキャンを行なった時にプロファイルである。ニッケルとシリコンの成分が検出されており、また比率も1:1 であるためニッケルモノシリサイド(NiSi)が出来ていることが確認できる。

(45)

45

図4.3.3 加熱処理を行なったサンプルの EDX スキャンプロファイル (スキャン部分は図 4.3.2 中に記載)

(46)

図4.3.4 各条件の I-V 特性図4.3.4 は、1 個加熱及び 9 個同時加熱を行なったときのそれぞれの I-V 特性である。加熱前に比べて電流値が約 2 倍程度増加していることが確認できる。また、1 個加熱を行ったサンプルと 9 個同時加熱を行ったサンプルでは同様の結果となり、同様の膜質のサンプルが得られたと考えている。この結果は、本技術を3 インチウエハに展開できることを示唆している。

-0.3

-0.2

-0.1

0

0.1

0.2

0.3 -1

-0.5

0

0.5

1

[A] [V]

1

9

(47)

47 図4.3.5 加熱前後のシート抵抗による面内依存性図 4.3.5 は、9 個同時加熱の各サンプルのシート抵抗の値である。加熱前は Ni のシート抵抗を示しており、文献値通り 10µΩ・cm 程度である。加熱後も中心部及び周辺部すべての面内でシート抵抗の値は、10〜20µΩ・cm であり、NiSi が出来ている事が確認できる。

0

10

20

30

40

50 周辺①

周辺② 周辺③ 周辺④

中心

R

es

is

ti

vi

ty

[

µΩ

・

cm

]

面内位置

加熱前

加熱後

NiSi

₂

が出来た場合の抵抗値

NiSiが出来た場合の抵抗値

(48)

図4.3.6 加熱前後のシート抵抗によるパワー依存性最後に、マイクロ波のパワー依存性の確認を行なった結果が図4.3.6 である。本装置のほぼ調整幅の限界である400 W〜1000 W まで確認を行なった。どのパワーであってもシート抵抗はほぼ変わらず、10〜20µΩ・cm となった。プロセスのマージンが広いことが確認できた。

0

10

20

30

40

50 1000W

800W

600W

400W

R

es

is

ti

vi

ty

[

µΩ

・

cm

]

M.W. Power

加熱前

加熱後

NiSi2が出来た場合の抵抗値

NiSiが出来た場合の抵抗値

(49)

49

4.4 結言

独自開発をしたマイクロ波プラズマ加熱を用いてシリコン基板上のニッケル膜のシリサイド化を行うことが出来た。また、EDX 分析及びシート抵抗からシート抵抗の低いニッケルモノシリサイドが作製されていることを確認した。本加熱技術を用いた場合は、シリサイド化が完了すると自動的に加熱処理が停止するために最小限の熱負荷でシリサイド反応をさせることが出来る。

(50)

第

5 章

マイクロ波プラズマ加熱を用いた

Poly-Si 形成技術調査

5.1 緒言

ディスプレイの駆動素子として、低温ポリシリコンが用いられている。作製方法は、ガラス基板上にa-Si を成膜し、エキシマレーザーアニールを用いて結晶化させることで得る。Poly-Si の結晶粒径はデバイス特性に直接影響を及ぼすことから、粒径の拡大化や様々な状況での結晶化プロセスが研究されている。 [5-1,5-2]また、Poly-Si TFT デバイスプロセスは結晶化だけではなく、広く研究されている。[5-3,5-4,5-5] これまでPoly-Si TFT デバイスは主に高精細な液晶ディスプレイを駆動させるために用いられてきたが、現在は有機EL ディスプレイの駆動素子としても使用され、またデバイス動作の信頼性なども議論されている。 [5-6,5-7] 本章では、結晶化プロセスにマイクロ波プラズマ加熱を用いた技術について述べる。結晶化の確認はラマン分光法を用いた。[5-8,5-9]さらにデバイス作製プロセスの検討及び電気特性評価の結果も述べる。

(51)

51

5.2 実験方法

下記にTFT 作製プロセスを記載する。 1, アモルファス Si(a-Si)成膜基板は、石英基板を用いて、a-Si 成膜前に基板洗浄を行う。洗浄液は、バッファードフッ酸(BHF)を水で約 30%程度まで薄めた洗浄液を使用する。洗浄時間は、約30 秒を目安とするが、基板の水弾き性(接触角)から判断を行う。洗浄前は、有機汚染等で水を弾くが表面の汚染が除去されると水を弾かなくなることで最終的な判断を行う。その後、固体ソース MBE 装置にて a-Si を成膜する。成膜前に 200_{℃×30 分} のベークを行い基板の水分を蒸発させてからa-Si を 100 nm 成膜する。成膜温度は分流を行い、室温・100 ℃・200 ℃・300 ℃・400 ℃の条件を準備した。室温及び100℃成膜のサンプルは酸化防止のため、成膜後に 200℃×30 分のベークを行う。上記のベークから成膜及びサンプルによってはアフターベークまでを大気開放すること無く一貫して行う。 2, AWASE マーク作成フォトリソグラフィ工程を複数回行うため、基準となる合わせマークの作製を行う。図 5.2.1 は、合わせマークの図であり田の字となっている。田の字の中にそれぞれ■のパターンを入れることでマスク合わせを行う。フォトリソグラフィは下記の標準条件で実施する。

(52)

図5.2.1 AWASE マーク ○フォトリソグラフィ標準条件１，必要に応じてOPA(東京応化工業)をスピンコート法で塗布後ホットプレートで90 ×10 分ベークを行う。２，フォトレジスト(東京応化工業：OFPR-800 LB)を塗布後ホットプレートで 90 ×20 分ベークを行う。３，パターンを合わせて露光を7 秒実施する。４，現像液(東京応化工業：NMD-W 2.38%)で 60 秒を目安に現像を行う。(現像の後には顕微鏡で確認する。) ５，ホットプレートで90℃×20 分ベークを行う。＊ただし、次工程がウエットエッチングプロセスの場合はベーク温度を 120 に変更をする。 AWASE マークは、ドライエッチング装置にて a-Si をエッチングする事で加工を行う。ガスはCF4,エッチング時間は 180 秒程度実施する。ドライエッチング後は、アセトンでフォトレジストを除去する。 3, 素子分離工程合わせマーク同様にフォトリソグラフィを行い、その後ドライエッチングを行うことで各素子間の分離を行う。図5.2.2 にパターンを示す。

(53)

53 図5.2.2 素子分離(MESA)パターン図5.2.3 コンタクト(CONT)パターン 4,タングステン成膜結晶化を行うために熱源となるタングステン膜をスパッタ装置にて成膜を行う。タングステンはソース・ドレイン領域よりも一周り小さい図 5.2.3 のようなコンタクトパターンを用いてリフトオフにてパターニングする。まずはフォトリソグラフィを行い、その後レジスト残りが有ることを想定し O2 アッシングを 10 秒行う。アッシング後スパッタ装置でタングステンの成膜を行う。成膜条件は、ガス Ar 4 sccm, 圧力 5 Pa, 膜厚 150 nm(30 分), パワー150 W, 基板温度は室温の条件で行う。成膜後アセトンでレジストを除去するとともに上層部のタングステンも除去してパターニングする。

(54)

図5.2.4 イオン注入領域 (SD)パターン 5, マイクロ波プラズマ加熱マイクロ波プラズマ加熱を用いてa-Si の結晶化を行う。加熱条件は圧力 30 Pa, 水素流量20 sccm,加熱時間は分流を行い 60 秒と 120 秒の条件で行う。結晶化をしていることはラマン分光スペクトルにて確認を行う。 6, イオン注入ソース・ドレイン領域にイオン注入を行うため、フォトリソグラフィにて図 5.2.4 のようなパターニングを行う。イオン注入は、イオン種:As, 加速電圧： 50 kV, ドーズ量 1.0×1015_cm2_{の条件で行う。イオン注入後、アセトンにてレジ} ストを除去する。アセトンで除去出来ない場合はアッシングを行う。 6, 活性化アニールソース・ドレイン領域の活性化のため、マイクロ波プラズマ加熱を用いてアニールを行う。加熱条件は、圧力：30 Pa, 水素流量：5sccm, マイクロ波出力： 1000 W, 加熱時間：30 秒で行う。 7, ゲート酸化膜形成ゲート酸化膜にはTESO-SiO2を用いる。成膜温度400℃, 膜厚は 100 nm 成膜する。その後、ソース・ドレイン領域よりも一回り小さいコンタクトホールを開けるためにCONT フォトを実施する。パターンは図 5.2.3 に示す。フォトリソグラフィにてパターニング後、ウェットエッチングによりSiO2を除去する。

(55)

55 図5.2.5 電極(METAL)パターン薬液はBHF を水で 30%程度まで薄めた液を使用し、処理時間は、300 秒を目安とするが顕微鏡で確認を行いながら条件を決定する。電気特性にてSiO2膜が除去されているかの確認を行う。その後、アセトンでフォトレジストを除去する。 8, 電極形成電極材料は、熱蒸着装置を用いてアルミニウムを成膜する。熱蒸着装置の中にサンプルをセットし、ソースであるアルミニウム線(φ0.5 mm×8 cm を２個) を入れる事で約300 nm 成膜される。その後、図 5.2.5 に示すようなパターンのフォトリソ工程を行い、ウェットエッチングによりAl 電極を作製する。薬液はリン酸(H3PO4):硝酸(HNO3):酢酸(CH3COOH):純水(H2O) = 75 : 5 : 15 : 5 を用いて行い、アルミニウムが除去されるまで実施する。今回のサンプルでは、約5 分 30 秒程度かかった。 9, シンタリング N2+H2(3%)の雰囲気化で、370 ℃×30 分の時間アニールを行なった。

(56)

5.3 結果と考察

○TFT 作製プロセス検討結果最適化されたTFT 作製プロセスは 5.2 で示したプロセスであるが、最適化に至るまでのプロセス検討結果を下記に述べる。 5.3.1 マイクロ波プラズマ加熱の再現性マイクロ波プラズマ加熱時に、同様の加熱条件にもかかわらず、ラマン分光スペクトルで結晶化の有無を確認すると結晶化している時としていない時がありマイクロ波プラズマ加熱の再現性が良くなかった。原因として、熱源となるタングステンの膜厚は150 nm であり熱容量が小さい熱源で加熱を行っているので、再現性の悪さと試料とタングステンとの密着性に相関があるのではないかと考えた。密着性をよくするために、タングステンの蒸着前に、アッシングプロセスを行った。タングステンは、フォトリソグラフィを用いてリフトオフをしてパターニングしている。フォトレジストの取り残りがあると、リフトオフする際に、必要な部分もリフトオフされてしまう。取り残りを除去するプロセスがアッシングプロセスである。このプロセスを入れると、再現性よく結晶化することが出来た。また、顕微鏡の写真を見ても、アッシングプロセスを行うときれいにパターニング出来ていることが分かる。（図5.3.1, 図 5.3.2）

(57)

57 図5.3.1 アッシングプロセス無しサンプルの光学顕微鏡写真図5.3.2 アッシングプロセス有りサンプルの光学顕微鏡写真 ○5.3.2 ショットキー特性の改善について 5.2 で記したプロセスは、熱源のタングステンをソース・ドレインのイオン注入領域よりも小さいCONT パターンを用いたが、ソース・ドレイン領域にタングステンを成膜するとショットキー特性が確認される。加熱時のサンプルの断

(58)

図5.3.3 ショットキー特性が見えているサンプルの断面構造図5.3.4 ショットキー特性が見えているサンプルの Id-Vd 特性面構造を図5.3.3 に、Id-Vd 特性を図 5.3.4 に示す。線形領域の立ち上がり部に注目をするとショットキー特性があることが分かる。この理由として、マイクロ波プラズマ加熱時に熱源のタングステンとシリコンとの間で、タングステンシリサイド反応が起きているのではないかと考えた。 Vg=0-40 V

石英基板

a-Si

W W イオン注入領域

(59)

59 図5.3.5 ショットキー特性対策サンプルの断面構造図5.3.6 ショットキー特性対策サンプルの Id-Vd 特性なので、熱源となるタングステンと試料との間にSiO2層を設け、直接接触させることを防ぎ(図 5.3.5)、シリサイド反応をさせないように加熱を行った。その時のId-Vd 特性を図 5.3.6 に示す。立ち上がり部が良好になり、オーミックコンタクトが取れていることが分かる。

石英基板

a-Si

W W SiO2

(60)

○5.3.3 リーク電流について図5.2.7 の電気特性を見るとオーミックコンタクトを取ることに成功をしているが、ゲート電圧をかけていないときにも、ドレイン電流が流れてしまっている。このプロセスでは、チャネル部の結晶化と不純物活性化を同時に行っている。アモルファスシリコンは、ポリシリコンに比べて密度が低く、結晶化の時に不純物拡散をしやすくなり、チャネル部にAs イオンが拡散し、n 型の電気特性になってしまっていると考えている。解決方法として、これまでイオン注入を行ってから、結晶化プロセスと不純物活性化を同時に行っていたが、加熱時にAs が拡散しないように結晶化プロセスを行ってからイオン注入を行うことにした。このプロセスでは、結晶化の加熱とは別に、イオン注入部の活性化を行う必要がある。このプロセスで作製したデバイスの電気特性を図5.2.8 に示す。この特性をみるとオーミックコンタクトを取れており、リーク電流も抑えられていることが分かる。

(61)

61 図5.3.7 リーク電流有りサンプルの Id-Vd 特性

3.0x10

-6

2.5

2.0

1.5

1.0

0.5

0.0 Id A

12

8

4

0 Vd V

(62)

図5.3.8 リーク電流対策サンプルの Id-Vd 特性これまではプロセス検討の結果を述べた。次にa-Si 膜の成膜温度を変更した時の結果を述べる。プロセスは5.2 で示した最適化をされたプロセスを用いた。 ○a-Si 膜成膜温度を変更したサンプルの電気特性結果 5.3.4 各基板温度の I-V 及び C-V 特性結果 a-Si 成膜温度を室温、100 ℃、200 ℃、300 ℃、400℃と変更を行ったサンプルの Id-Vd 特性と C-V,G-V 特性を図 5.3.9～図 5.3.24 に示す。それぞれのデバイス寸法は各図のキャプションに記載している。すべての条件で、線形領域及び飽和領域を確認でき、正常にデバイス動作をしていることがわかる。それぞれのまた、各条件の移動度を図5.3.25 に示す。移動度を確認すると、a-Si の成膜温度が 300_{℃以上のサンプルと 300 ℃以下のサンプルでは大きく異なっ}

(63)

63 ている。これまでの条件である成膜温度が室温のサンプルでは、約 50cm2/Vs であり従来のデータとほぼ同様である。従来は 30cm2/Vs 程度であったため、若干高めの値ではあるが、その理由として今回は、作製プロセス中のコンタミ汚染等が付着しないように注意をしたため向上していると考えている。成膜温度300_{℃以上のサンプルでは、移動度 150～250 cm}2_{/Vs 程度と室温のサンプル} に比べて 3～5 倍程度高い値となった。この理由として、成膜温度の違いによりa-Si 層の密度が異なっているためと考えている。

(64)

図5.3.8 成膜温：室温、結晶化時間 60s で処理を行ったサンプルの Id-Vd 特性(デバイスサイズ：幅 100μm, 長さ 150μm)

図5.3.9 成膜温：室温、結晶化時間 60s で処理を行ったサンプルの C-V,G-V 特性(デバイスサイズ：幅 100μm, 長さ 150μm)

(65)

65

図5.3.10 成膜温：室温、結晶化時間 120s で処理を行ったサンプルの Id-Vd 特性(デバイスサイズ：幅 100μm, 長さ 150μm)

図5.3.11 成膜温：室温、結晶化時間 120s で処理を行ったサンプルの C-V,G-V 特性(デバイスサイズ：幅 100μm, 長さ 150μm)

(66)

図5.3.12 成膜温：100℃、結晶化時間60s で処理を行ったサンプルの Id-Vd 特性(デバイスサイズ：幅 100μm, 長さ 80μm)

図5.3.13 成膜温：100℃、結晶化時間60s で処理を行ったサンプルの C-V,G-V 特性(デバイスサイズ：幅 100μm, 長さ 80μm)

(67)

67

(68)

図5.3.15 成膜温：200℃、結晶化時間 60s で処理を行ったサンプルの Id-Vd 特性(デバイスサイズ：幅 50μm, 長さ 80μm)

図5.3.16 成膜温：200℃、結晶化時間 60s で処理を行ったサンプルの C-V,G-V 特性(デバイスサイズ：幅 50μm, 長さ 80μm)

(69)

69

図5.3.17 成膜温：200℃、結晶化時間 120s で処理を行ったサンプルの Id-Vd 特性(デバイスサイズ：幅 100μm, 長さ 80μm)

図5.3.18 成膜温：200℃、結晶化時間 120s で処理を行ったサンプルの C-V,G-V 特性(デバイスサイズ：幅 100μm, 長さ 80μm)

(70)

(71)

71

(72)

(73)

73 図5.3.25 各条件のキャリア移動度 0 50 100 150 200 250 300 : : _:100 :100 :200 :200 :300 :300 :400 :400 [c m 2/V s]

(74)

5.4 結言

マイクロ波プラズマ加熱を用いてガラス基板上の a-Si を結晶化させることに成功した。また、本加熱技術を用いたプロセスの検討も行い、作製したデバイスが動作することも確認を行った。さらにに、キャリア移動度向上及びプロセス検討のため、a-Si 層の成膜温度を室温から400 ℃まで変更しデバイス作製を行った。電気特性の結果は、a-Si 成膜温度が300 ℃以上であれば高移動度となることがわかった。最も高い移動度で約250cm2/Vs であり、この値は現在用いられている高精細ディスプレイ及び有機EL ディスプレイを動作させるのに十分な値である。

(75)

75

第

6 章

フレキシブルディスプレイ基板用

Polyimide 膜の電気特性評価

6.1 緒言

第一章で述べたとおり、有機EL ディスプレイの普及とともにディスプレイのフレキシブル化が進んでいる。液晶ディスプレイは、自発光をしないためバックライトが必要であった。バックライトやガラス基板を曲げることが困難であるため、液晶ディスプレイのフレキシブル化は困難であった。有機EL 方式であれば自発光であるためバックライトが不要となり、また基板へ要求されていた可視光域の透過性も不要となる。透明ではない基板が使用できる事によりフレキシブル化が可能となる。曲げることが出来る材料でよく用いられている材料はポリイミド膜である。ポリイミド膜は、耐薬品性にも優れガラス基板ほどではないが耐熱性にも優れている材料である。ポリイミド膜上の低温ポリシリコンの作製プロセスや PI 膜の作製プロセスは数多く研究されている。[6-1,6-2]また、有機 EL ディスプレイ用の基材として用いられる時の具体的な構造は、各社から報告されている [6-3]。報告内容からもわかるように基材をポリイミド膜にすることにより耐熱性の観点から直上に作製する駆動素子のプロセスも変更する必要がある。プロセス及び基材を変更しているが、従来のガラス基板上とポリイミド膜上の駆動素子では、動作の挙動が異なることが分っている。また、kinoshita らの報告[6-4] でポリイミド膜の材料を変えることにより駆動素子の信頼性が変化し、変化する要因はポリイミド膜のチャージアップによるものと記載がある。上記の背景を踏まえ、我々はポリイミド膜の材料や作製方法を変更して電気特性を取得することで知見を得ることを目指している。また、ポリイミド膜上に無機膜を成膜したサンプルも同様に特性を取得したので結果を述べる。

(76)

図6.2.1 PI 膜評価サンプルの断面模式図

6.2 実験方法

○サンプル作製・PI 単膜評価サンプル作製方法電気特性を得るために図 6.2.1 に示すような構造を作製する。まずガラス基板上にポリイミド膜を作製する。PI 膜は、ポリアミック酸溶液をガラス基板上にスピンコーターで塗布し、窒素雰囲気下で焼成を行い作製する。PI 膜の条件は大きく３つパラメータを準備し、①ポリイミド材料、②焼成条件、③膜厚の変更を行なった。材料はA,B の 2 種類準備し、焼成条件は、図 6.2.2 に示すようなプロファイルであり、最高温度の変更(a 領域)と最高温度に到達するまでのステップ数(b 領域)を変更した。膜厚は 10µm と 20µm を準備し、さらに同じ膜厚でも一度に所定の膜厚を得たものと、2 回に分けて所定の膜厚となるように作製したサンプルを準備した。最後にガラス基板からPI 膜を HF にて剥離して PI 膜を得る。 PI 膜及び作成プロセスは、共同研究先である材料メーカーのご指導ご協力により提供頂いた。 PI 膜の上下にアルミニウム電極を熱蒸着により成膜してサンプルを作製した。電極の膜厚は約300 nm であり第 5 章の電極形成時と同様の成膜条件で成膜した。PI 膜の下部は全面に成膜し、上部は φ3 mm の大きさでパターニングをした。

ポリイミド膜(10 μm〜20μm)

アルミ電極(300 nm) アルミ電極(300 nm)

(77)

77 図6.2.2 PI 膜焼成プロファイルイメージ・スパッタ法を用いたSiO2膜付きサンプルの作製方法 PI 膜の作成方法は、PI 膜の形成を Al 基板上に成膜することでガラス基板から剥離せずにそのまま Al 基板を下部電極としている。PI 膜の作製方法は、PI 膜単膜評価と同様である。 SiO2膜は、スパッタ装置でターゲットはSiO2 で成膜温度は室温で膜厚は約 200 nm 成膜を行った。その後 Al 電極を 300 nm 成膜して図 6.2.3 に示すようなサンプルを得た。

(78)

図6.2.3 スパッタ法を用いた SiO2膜付きサンプルの断面模式図図6.2.4 TEOS-SiO2膜付きサンプルの断面模式図・TEOS-SiO2膜付きサンプルの作製方法 TEOS-SiO2膜を成膜する時は成膜時の温度を 300～400℃にするため Al 基板を用いると PI 膜と Al 基板との熱膨張係数の差により成膜語の冷却工程時に SiO2膜にクラックが入ってしまう。クラックを抑えるために、アルミ基板を用いず、熱膨張係数の近いガラス基板を用いてガラス基板と PI 膜の間に下部電極となるクロム膜を成膜した。PI 膜上部には SiO2を200 nm 成膜し、上部電極はアルミ電極を300 nm 成膜し、図 6.2.4 に示すようなサンプルを得た。

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79 図6.3.1 代表的な各電圧ごとの電流値の時間依存グラフ

6.3 結果と考察

○PI 単膜評価まず、すべてのサンプルに当てはまる特徴を述べる。図 6.3.1 に各電圧に対する電流値の時間変化を示している。測定し始めは、電流値が大きいがその後指数関数的に減衰し、30 秒〜60 秒程度経過すると飽和する傾向がある。また、図 6.3.2 は 600 秒の I-V カーブであるが、１次関数の傾きとなり、飽和した段階での抵抗値の導出が可能である。

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図6.3.2 図 6.3.1 の 600 秒後の I-V カーブ図6.3.3 は電圧 50 V を印加した後に 0 V 時の電流値の時間変化をプロットしたグラフである(0V-1st)。50 V 印加した後すぐに測定を行うと電流値が指数関数的に減衰していく様子が確認できる。また、0 V で 600 秒間測定した後に更に600 秒間測定した結果が 0V-2nd である。2 回目は電流値が減衰することも無くほぼ一定の電流値であった。これらの結果より、PI 膜がチャージアップしていると推定している。電流値が指数関数的に減衰する理由は、PI 膜中に電荷がトラップされてトラップしている部分が埋まると電流値が流れなくなり、チャージップする。その後0V で電流値が減衰する理由はトラップされた電荷が放出される過程を観測していると推定している。 y = 4E-11x -2.50E-09 -2.00E-09 -1.50E-09 -1.00E-09 -5.00E-10 0.00E+00 5.00E-10 1.00E-09 1.50E-09 2.00E-09 2.50E-09 -50 -40 -30 -20 -10 0 10 20 30 40 50 [A] [V]

SP-030-450-1 600s

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81 図6.3.3 図 6.3.1 の 600 秒後の I-V カーブ図6.3.4 は PI 単膜の代表的な C-V 測定結果である。電圧は-50 V〜50 V まで測定し、周波数は1k Hz, 10k Hz, 100k Hz, 1M Hz を測定している。測定結果は、 3 回測定の平均値である。図 6..3.4 を見ると容量は電圧依存もなく、また周波数依存もほとんどしていない。伝導度は電圧依存をしていないが、周波数依存をしている。 -3.00E-09 -2.50E-09 -2.00E-09 -1.50E-09 -1.00E-09 -5.00E-10 0.00E+00 0 50 100 150 200 250 300 [A] [s] 0V-1st 0V-2nd

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