第 3 章 マイクロ波プラズマ加熱による Ge 膜内の転位密度の
3.2 実験方法
図 3.2.1に示す構造を作製するために、シリコン基板上にSi 膜及びGe 膜を
分子線エピタキシー法にて成膜し、その後CVDにてSiO2膜を成膜、さらにス パッタ装置でタングステンを成膜する。成膜後にマイクロ波プラズマ加熱を行 い Ge 膜内の欠陥密度を低減させる。まずは使用する装置について下記で説明 する。
○ 分子線エピタキシー装置
半導体薄膜形成装置として、本研究では分子線エピタキシー(Molecular Beam
Epitaxy : MBE)装置を用いた。MBE装置には、固体ソースとガスソースの2種
類があるが、本研究では固体ソースMBE(SSMBE)を用いた。以下に説明する。
SSMBE とは、蒸着原料に固体材料を用いて加熱蒸発させ、それによって生
じる分子ビームを基板に照射することで結晶成長を行う方法である。特徴とし
て、~10-10 Torrという超高真空内において蒸着が可能である点がある。この超
高真空により、試料は104~105秒ほど清浄な基板表面を保持することができる。
各蒸着源のセルにはシャッターがあり、シャッターの開閉によりソースの制御 を可能とする。成長温度は室温から800 ℃以上と幅広い使用であり、成長速度
は~1 Å/secと遅いため原子層レベルでの成長が可能である。
Si
Ge(300 nm) SiO2(150 nm)
W(100 nm)
Si(10 nm)
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図3.2.2に本研究で用いたSSMBE装置の概略図を示す。本装置の特徴として、
導入室(Entry Lock)、成長準備室(Preparation Chamber)、成長室(Deposition
Chamber)の3室で構成されており、それぞれが区切られているため成長室の超
高真空度を保ったまま試料の交換を可能としている。成長準備室は基板保管ス テージ(Parking Stage)と高温加熱ステージ(High Temperature Heater Stage :
HTHS)で構成されている。HTHSの上限温度は1000℃であり、基板のクリーニ
ングや基板ホルダーの洗浄後の脱ガスに用いる。成長室の通常時の真空度は
1×10-9 Torrであり、成長中では約1×10-8 Torrとなる。成長中は加熱ヒーター付
きの基板回転機構にのせ、膜厚を均一にするために回転させながら成長を行う。
蒸着源のSiを電子線(E-gun)で加熱・蒸発させることにより、分子線を形成す
る。また、本装置ではGeも成長させることができ、クヌードセン・セル(Kundsen Cell : K-cell)と呼ばれる抵抗加熱式セルを用いて分子線を形成する。
図 3.2.2 SSMBE装置の概略図
ゲートバルブ 基板(脱ガス時)
基板(移動時) 導入室
成長準備室 成長室
TMP.
Ion P.
ヒ ー タ
パーキングステージ Ge
蒸着源 Si 蒸着源 TMP.
Ion P.
図3.2.3 スパッタ法の成膜原理図
○イオンスパッタ装置
イオンスパッタは、絶縁物や、融点の高い金属を飛ばし堆積させるための装 置である。この装置の原理は、試料台と飛ばしたい金属の間で高周波をかけ、
希ガスなどのイオンを作り、このイオンが金属に衝突することで金属が飛び試 料に堆積する。この概略図を図3.2.3に示す。本研究では、希ガスとしてArを 用いてWに衝突させ試料に堆積させた。
使用する装置の説明は以上である。次に、欠陥低減化の評価サンプル作製方 法を述べる。まず、最初に TEM,STEM 観察用サンプル作製方法を述べ、次に
MOSFETの作製方法を述べる。
○TEM, STEM
観察用サンプル作製
n-Si(100)基板上にMBE装置を用いて10 nmのSi層を600 ℃で成膜し、300 nm のGe層を300 ℃で成膜する。その後、熱源とGe層との反応を避けるために、
CVDにて150 nmのSiO2膜を300 ℃で成膜する。最後に100 nmのタングステ
ン膜を室温で成膜する。成膜後に加熱処理を行う。加熱条件は、入力パワー1000 W,水素流量5 sccm,圧力30 Paで実施し、最高到達温度は700 ℃, 800 ℃, 900 ℃ を実施した。
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○ MOSFET作製プロセス
n-Si(100)基板上にMBEにて10 nmのSi層を600 ℃で成膜し、40 nmのGe 層を300 ℃で成長する。その後、5 nmのSi-cap層を300 ℃で成膜する。TEM 観察サンプル同様に SiO2膜及びタングステンフィルムを成膜して 750 ℃で加 熱処理を行う。
加熱処理後、バッファードフッ酸でSiO2とタングステン膜を剥がす。その後 一般的なTFT作製プロセスにてMOSFETを作成する。具体的なMOSFET作製 の手順は第 5 章にて記載している。今回の MOSFET の主な作製条件は、ゲー ト酸化膜は150 nmのSiO2膜を用いて、イオン注入はBF2をソース・ドレイン 領域に加速電圧40 kVで1.0×1015/cm2の条件で処理を行なった。
図3.3.1 加熱前の断面TEM画像