システム LSI 向け混載 DRAM の高性能化 と超低消費電力化に関する研究
Research on a High-Performance and Ultra-Low-Power Embedded DRAM for System LSIs
2005 年 6 月
早稲田大学大学院情報生産システム研究科 情報生産システム工学専攻 回路構成技術研究
森下 玄
目 次
第１章 序 論
１．１ DRAM 開発の歴史と高性能化への研究 ･･････････････････････････････････････････ 1 １．２ DRAM とロジックの混載 ･･････････････････････････････････････････････････････････ 3 １．３ システム LSI 向け混載 DRAM の課題 ･････････････････････････････････････････････ 5 １．４ 本研究の目的 ･･･････････････････････････････････････････････････････････････････ 7 １．５ 本研究の内容と本論文の構成 ････････････････････････････････････････････････････ 8 第１章参考文献 ･･････････････････････････････････････････････････････････････････････ 13
第２章 混載 DRAM の高速動作／低待機時電力化技術
２．１ 序 ･････････････････････････････････････････････････････････････････････････････ 20 ２．２ メモリアレイ動作の高速化 ･･･････････････････････････････････････････････････････ 21 ２．２．１ プロセス高性能化による高速化 ････････････････････････････････････････････ 21 ２．２．２ アレイ方式の最適化による高速化 ･･････････････････････････････････････････ 26 ２．３ 高速動作のための回路技術 ･････････････････････････････････････････････････････ 33 ２．３．１ 自己補正型タイミング制御（STC）回路 ･･････････････････････････････････････ 33 ２．３．２ ネガティブエッジ転送（NET）回路 ･･･････････････････････････････････････････ 39 ２．４ 低電圧動作、低消費電力動作のための回路技術 ･････････････････････････････････ 40 ２．４．１ パワーダウンデータ保持（PDDR）モードとその制御回路 ･･････････････････････ 40 ２．４．２ PDDR モードを搭載したコアのシミュレーション ･･･････････････････････････････ 45 ２．４．３ 低電圧レギュレータ ････････････････････････････････････････････････････････ 48 ２．５ まとめ ･･････････････････････････････････････････････････････････････････････････ 53 第２章参考文献 ･･････････････････････････････････････････････････････････････････････ 55
第３章 アレイノイズの解析と動作下限電圧改善技術
３．１ 序 ･････････････････････････････････････････････････････････････････････････････ 58 ３．２ アレイノイズの定性的解析 ･･･････････････････････････････････････････････････････ 59 ３．３ ノイズの原因と定量的解析 ･･････････････････････････････････････････････････････ 62 ３．３．１ BL ノイズ成分 ･････････････････････････････････････････････････････････････ 62 ３．３．２ センスアンプのしきい値ばらつき ････････････････････････････････････････････ 64 ３．３．３ センスアンプ以外の下限成分 ･･････････････････････････････････････････････ 66 ３．３．４ 具体的な数値の代入 ･･････････････････････････････････････････････････････ 66 ３．４ 評価結果との比較検証 ･････････････････････････････････････････････････････････ 68 ３．４．１ BL ノイズの有無 ･･･････････････････････････････････････････････････････････ 68 ３．４．２ メモリセル容量依存性 ･････････････････････････････････････････････････････ 68
３．４．３ プロセスや素子サイズの比較 ･･･････････････････････････････････････････････ 70 ３．５ 微小メモリセル容量における下限特性の改善 ･････････････････････････････････････ 72 ３．６ まとめ ･･････････････････････････････････････････････････････････････････････････ 75 第３章参考文献 ･･････････････････････････････････････････････････････････････････････ 76
第４章 モバイル機器向け混載 DRAM マクロへの応用
４．１ 序 ･････････････････････････････････････････････････････････････････････････････ 78 ４．２ 高性能化回路技術 ･････････････････････････････････････････････････････････････ 78 ４．２．１ メモリアレイ構成 ･･･････････････････････････････････････････････････････････ 80 ４．２．２ 周辺回路構成 ･････････････････････････････････････････････････････････････ 80 ４．２．３ 電源回路構成 ･････････････････････････････････････････････････････････････ 82 ４．３ モバイル機器向け 16Mb 混載 DRAM マクロ試作結果 ･････････････････････････････ 85 ４．４ まとめ ･･････････････････････････････････････････････････････････････････････････ 90 第４章参考文献 ･･････････････････････････････････････････････････････････････････････ 92
第５章 SOI デバイス化技術
５．１ 序 ･････････････････････････････････････････････････････････････････････････････ 95 ５．２ SOI-DRAM セルの問題点 ･･･････････････････････････････････････････････････････ 97 ５．３ SOI-DRAM セルのデバイスシミュレーション ･･････････････････････････････････････ 99 ５．３．１ 予測されるボディ浮遊効果 ･････････････････････････････････････････････････ 99 ５．３．２ デバイス構造と電圧条件 ･･････････････････････････････････････････････････ 101 ５．３．３ 正孔の再配置と容量結合の解析 ･･････････････････････････････････････････ 102 ５．３．４ 接合リーク成分の解析 ････････････････････････････････････････････････････ 105 ５．４ SOI-DRAM セルの測定 ････････････････････････････････････････････････････････ 111 ５．５ ボディ浮遊効果のロジックへの応用 ･････････････････････････････････････････････ 113 ５．６ ボディ浮遊効果のロジックへの影響 ･････････････････････････････････････････････ 115 ５．６．１ リング発振器を用いた比較 ････････････････････････････････････････････････ 116 ５．６．２ ボディ電位上昇効果の影響 ･･･････････････････････････････････････････････ 118 ５．７ ダイナミック浮遊ボディ制御回路 ････････････････････････････････････････････････ 120 ５．７．１ ボディ浮遊インバータチェインを用いた低消費電力化の検証 ････････････････ 121 ５．７．２ 高速自動復帰動作 ･･･････････････････････････････････････････････････････ 122 ５．７．３ レイアウトパターン ････････････････････････････････････････････････････････ 124 ５．８ まとめ ･････････････････････････････････････････････････････････････････････････ 125 第５章参考文献 ･････････････････････････････････････････････････････････････････････ 128
第６章 結 論
６．１ 総 括 ････････････････････････････････････････････････････････････････････････ 131 ６．２ 今後の展望 ･･･････････････････････････････････････････････････････････････････ 136 第６章参考文献 ･････････････････････････････････････････････････････････････････････ 138 謝 辞 ･･････････････････････････････････････････････････････････････････････････････ 142 研究業績目録 ･･････････････････････････････････････････････････････････････････････ 143
第１章 序 論
１．１ DRAM開発の歴史と高性能化への研究
ＬＳＩメモリ、特にDRAMの研究開発は1990年代後半までは大容量化を第一に進んでき た。キャパシタに電荷を蓄積することでデータのʻ0ʼ、ʻ1ʼを保持するDRAMは、ラッチ回路 でメモリ素子を構成しているSRAMと比べ、メモリ素子としての構成要素が少ないため大容 量向けに適しており、情報機器の高密度実装化、高付加価値化、高性能化に大きな役割 を果たしてきた。また、大容量化に伴うビットコストの低減が情報機器の価格低下をもたらし、
応用分野と市場規模の拡大を飛躍的に伸ばしてきた。これは、DRAMのメモリセルが本質 的に大容量化に適した構造や構成であったことと、DRAM製造プロセスが半導体のテクノ ロジードライバと称されるような最先端微細加工技術であり、MOSトランジスタのスケーリン グ則1)に従って、微細化、容量化の研究開発が強力に推進されてきたことによる。試作チッ プの発表例でみると、図1.1に示すように1970年に１ｋbの試作チップ2)が発表されて以来、
2〜3年で4倍の大容量化がなされてきた歴史がある3-39)。
0 1 2 3 4 5 6 7 8 9 10 11 12 13
1965 1970 1975 1980 1985 1990 1995 2000 1k
4k 16k 64k 256k 1M 4M 16M 64M 256M 1G 4G
2) 3)
4,5) 6)
9,10) 11,12)
15-17) 18)
25-30) 31,32)
35,36) 39)
図 1-1 DRAM 試作チップにおける容量のトレンド
しかし、この流れは1990年代中頃より変わり始めた。これまでは、DRAMはプロセスとトラ ンジスタの微細化と一緒に、チップサイズ縮小化、大容量化、低電圧化、高性能化を推し
進めていればよかったが、CPUなどのロジックチップと汎用的なDRAMチップは異なるプロ セスでそれぞれの性能を追及しており、図1-2に示すように両者の制御周波数などに大き く開きが生じ出した。そして、メインメモリとしてのDRAMとCPUとの周波数の開きがネックと なり、システム全体の性能の向上が達成できなくなったため、DRAMチップとCPUの間に高 速なアクセスが可能なキャッシュメモリ（SRAM）を置くなどして、周波数の開きを隠すように していた。しかし、これではボード上の実装点数が増加するなどの不都合も新たに生じるこ とになる。こうしたことから、ＤＲＡＭ技術の注目点はチップ自身の性能アップは当然のこと であるが、さらにその上に、システム全体としての性能を改善するにはどうしたらよいかとい うことに注目されるようになった。そして、以下のようなさまざまな研究がなされた。
1 10 100 1000 10000
1980 1985 1990 1995 2000 2005
年
周波数（MHｚ）
CPU
DRAM(高速モード）
DRAM（tRC）
図 1-2 CPU 周波数と DRAM 転送レート
1) データ転送速度の向上
デ ィ ス ク リ ート な DRAM チ ッ プ 例 と し て 、 DRAM チ ッ プ内 に キ ャ ッ シ ュ メ モ リ を 内 蔵 し た Cache DRAM （ CDRAM ）40)、 画 像 メ モ リ 用 に DRAM に シ リ ア ル ポ ー ト を 追 加 し た ビ デ オ RAM41)、3Dグラフィックス対応の3DRAM42)、現在標準メモリとして主流のクロック同期制御 のSynchronous DRAM（SDRAM）43,44)、クロックの両エッジを利用しSDRAMの2倍の転送レ ートを実現したDouble Data Rate SDRAM（DDR SDRAM）35,45)、パケット方式のデータ、コマ ンド転 送 用 インターフェイスロジックを内 蔵 し、実 装 仕 様 やボード仕 様 に制 限 を設 けた
Rambus DRAM（RDRAM）46)、CDRAM と同様にチップ内に複数のレジスタ群を内蔵した Virtual Channel RAM（VCRAM）47)、アレイの小分割化とパイプライン動作でランダムアクセ ス高速化Fast Cycle RAM（FCRAM）48)などが挙げられる。
2) 低電圧化や低消費電力化
モバイル機器での音声、画像データの受送信や処理は、転送速度向上はもちろんのこ と、低電圧化や低消費電力化が強く要求される。その例として、バッテリバックアップモード 付きDRAM49)、低消費スタンドバイモードを搭載した低電圧DRAM50)、アレイの小分割化に より分割動作や民生用途限定の出力バッファサイズ縮小による電流を削減したFast Cycle RAM（FCRAM）51)など、非常に数多くの試みがなされている。
3) 新機能メモリ化
SOI（Silicon On Insulator）構造を用いたDRAM52,53)に代表される。バルクトランジスタより 接合容量が小さい分、高速動作、低消費電力化に適しており、またデータ保持特性の改 善も期待できる。また近年では、浮遊ボディを利用した1T（１トランジスタ）型メモリ素子54)の 提案もあり、現在1T1C（1トランジスタ1キャパシタ）で構成されるDRAMに対して、さらに面 積低減効果が期待できる。
１．２ DRAMとロジックの混載
これまで説明してきたDRAMの歴史は、ディスクリート（単体）LSIチップの話であるが、デ ィスクリートDRAMの場合、図１-3(a)に示されるようにロジックとDRAMは別パッケージとして 用意され、パッケージのピンで接続されるという使われ方をしてきた。こうしたシステム構築 では、以下に説明する問題点がある。
1) 小サイズ化が困難
様々な用途のチップを複数個ボード上に載せるため、ボードサイズが大きくなり、小型化 を促進できない。
2) 信号線本数が限られる
平面状（高価なボードは複数層配線可能）の配線であり、パッケージピンピッチに合った 配線のため配線数が多く取れず、I/Oピン数が多く取れず性能向上が難しい。周波数アッ プに頼るしかない。
3) 消費電流が大きい
大きなシステムボード上をボード配線の抵抗や容量が大きいため、信号振幅を大きく、か つ、信号駆動能力を大きくする必要がある。これは、システム自身の速度遅延、消費電流 増大につながる。
DRAM I/O
アレイ I/O
ロジック
汎用DRAM ロジックLSI
パッケージのピンによる結合
DRAM I/O
アレイ I/O
ロジック
DRAM−ロジック混載LSI
チップ上の微細配線による結合
(a) 個別チップ (b) 混載チップ
図 1-3 個別チップと混載チップの比較
そして、こうした背景から注目され出したのがロジックチップにDRAMを混載した、混載 DRAMである。表1-1に近年の半導体システムに対する要求をまとめてみた。プロセッサの 処理能力やグラフィック処理能力の向上により、DRAMの大容量化よりむしろ高速化が非 常に重要となってきている。また、地球環境への配慮や機器のモバイル化、小型化に伴い、
システムに対する消費電力低減や小面積化の要求も強くなってきている。そこで、情報化 社会を担う高度なシステムには、上記の問題を解決すべく、半導体チップ上で複数の機 能ブロック（マクロ）を組み合わせて一つのシステムチップとするSoC（System On a Chip）が 提案され始めた。そしてSoC上に搭載される混載DRAMは、システムLSIに求められる要求 によく適合しており幅広い用途が期待される。図1-3(b)に示すように、混載することにより DRAMとロジックを結ぶデータ線を、微細な配線プロセスで多数接続が可能となるため、デ ータ転送レートを大幅に向上することができる。このためボード上での基板結線が必要で あった従来の汎用DRAMと比べると高速化が実現できる。また、チップ上の配線容量は小 さいため、データ転送時の寄生容量の充放電に伴う電力を大幅に削減することが可能で ある。また本来複数チップに分かれていたものを集積するのでシステムを構成する半導体 チップの数自体も減らすことができる55)。すでにロジックマクロとDRAMマクロを１チップに混 載化したLSI例56,57)が報告されている。また、マルチメディアプロセッサの画像処理用メモリ としてDRAMを混載したGraphic Encoder LSI58,59)、32 ビットRISCプロセッサと16Mb DRAM
が混載した32bit RISC Processor60)、HDTV用の画像処理システムに64Mb DRAMを混載し たMPEG2 Codec LSI61)、携帯電話向け画像処理システムLSIに16Mb DRAMが混載した MPEG4 Decoder LSI62)などの報告もある。
表 1-1 半導体システムへの要求
要 求 アプリケーション 目 的
パーソナルコンピュータ 高速プロセッサへの適応 画像
グラフィック機器 携帯情報端末 モバイル機器 携帯情報端末 モバイル機器 DRAM高速化
低消費電力化
チップ数の削減 ボード実装面積の低減
バッテリによる長時間駆動 画像、グラフィック処理 の高機能化への適応
１．３ システムLSI向け混載DRAMの課題
DRAMをシステムLSIに混載する場合、前述のようなメリットの他、以下のような課題も多 い。
1) デバイス性能の制約
進化するロジックプロセスの微細化に合わせ、ロジックプロセスのプラットフォームと同じ 製造装置の選択や製造条件の選択が必要となる。特にディスクリートなDRAMチップはメ モリセル特性の安定化のためにプロセス工程中に熱処理が多用されるが、システムLSIに 内蔵される場合、同等の熱処理を維持するとロジックトランジスタのパフォーマンスが低下 するため、低温処理が要求される。このためDRAMとしての最高性能を引き出せない可能 性がある。
2) 低電圧化
プロセス微細化の進化は使用する電源電圧のスケーリングを要求し、これに合わせた電 源電圧での設計技術が必要となる。特に蓄積した微小電荷量を読み出すDRAMの場合、
低電圧化による動作マージンの劣化を抑える設計が要求される。
3) 低消費電力化
システムLSIのモバイル機器応用が進む中で、駆動時間の長時間化要求に応えるため、
回路動作電力の低減の他、待機時電力の低減に向けた設計が重要である。
4) 高速、高性能化
低電圧化が進む一方、システムLSI中のロジックの高性能化に伴い、DRAM側も性能の 向上が要求される。混載DRAMでは、ロジックとDRAMを個別チップで構成した場合のチッ プ間接続バス周波数の制約がなくなる分、ロジック性能に追随する設計技術が要求され る。
5) 小面積化
モバイル機器などでは、搭載されるLSIチップの大きさがそのまま機器の大きさに影響を 与えうるため、少しでも小さいチップサイズが要求される。また、小面積化することで1枚の ウェハから取れるチップ数を増やすことができ、製造コストの低減にもつながる。
6) テスト容易化
混載DRAMを試験する場合には、ロジック部テストコスト、DRAM部テストコストを低減させ る為に、DRAM部をロジックテスタで短時間に試験できる設計技術が要求される。
7) 歩留まり向上
DRAMデバイスは、その構造の特殊性により製造工程におけるシステムLSIの歩留まりに 大きく影響する。そのため、救済機能の内蔵は重要な技術である。
8) 信頼性の確保
製造条件が異なるため、ディスクリートなDRAMチップでの信頼性確保技術とは異なる技 術が要求される。
この中で、特に低消費電力化に関しては、携帯電話や個人向け携帯デジタル端末など のモバイル機器が広範囲に普及するようになり注目度が高い。またモバイル機器に搭載さ れるアプリケーションの性能も飛躍的に向上しており、このようなモバイル向けの用途に使 われるメモリでは大容量で、しかも高速動作と低待機時電力の両立が要求されてきている。
こうした用途には、これまで主に混載SRAMが用いられてきたが、SRAMセルのゲートリーク が増大していること、トランジスタのしきい値が低下したことによるスタティックノイズマージン の減少が近年では大きな問題になってきており、このような背景から、SRAMに取って代わ るメモリとして高速ランダムサイクル動作の混載DRAM63-67)が注目されるようになってきてい る。DRAMセルを用いることにより大容量化への期待が高まる一方、データ保持のために はリフレッシュ動作が必要で低消費電力化が困難であったり、そもそものメモリアレイ動作 がSRAMに比べて複雑でランダムサイクル動作が困難であったり、克服していかなければ ならない課題も多い。
１．４ 本研究の目的
本論文は、混載DRAMの今後に求められる要求のうち、
1) システムの高機能化の要求からくる高速動作化 2) モバイル向け用途の要求からくる超低消費電力化 3) 微細化に伴って増大する素子間ばらつきの低減 4) 新機能デバイス化
を解決すべく、提案／開発された回路技術をまとめる。そして、これらの回路技術の工学 的応用により、混載DRAMの高性能化／超低消費電力化はもとより、システムLSI全体の 性能向上するための技術指針を得ることを本研究の目的とする。
システムLSI向け混載DRAMの高性能化と超低消費電力化に関する研究
第４章 モバイル機器向け混載DRAMマクロへ応用 第２章
高性能化
結論
第５章 ＳＯＩ化 第３章
安定動作化
第１章 システムLSI向け混載DRAMの背景と課題
・プロセス高 性能化によ る高速化
・アレイ方式 の最適化に よる高速化
・自己補正型 タイミング制 御回路
・ネガティブ エッジ転送回 路
・パワーダウ ンデータ保持 モード
・低電圧レギ ュレータ
・ダイナミック 浮遊ボディ 制御回路
・試作デバイ ス評価
・接合リーク 低減による データ保持 特性改善
・試作デバイ ス評価
・センスアン プばらつきの モデル化
・ノイズキャ ンセル型セン スアンプ回路
<目的>
メモリアレ イの高性 能化
<目的>
ランダムサ イクルの高 速化
<目的>
低電圧化、
低消費電 力化
<目的>
ボディ浮 遊効果の 解析
<目的>
ボディ浮 遊効果の 応用
<目的>
微細化ば らつきに対 処
図 1-4 本論文の構成図
１．５ 本研究の内容と本論文の構成
本研究の内容は、１．３節で示した混載DRAMへの要求を回路技術によって満たすため に、
1) 混載DRAMの高速動作／低待機時電力化技術 a) メモリアレイ動作の高性能化
b) 高速動作のための回路技術
c) 低電圧動作、低消費電力動作のための回路技術 2) アレイノイズの解析と動作下限電圧改善技術
a) アレイノイズの抽出
b) 下限特性劣化に対する改善策
を提案、検証し、高性能化と超低消費電力化を両立すべく、
3) モバイル機器向け混載DRAMマクロへの応用 を行った。
そして、次世代に期待がかかる新機能デバイスとして、
4) SOIデバイスに適した回路技術
a) フローティングホディSOI-DRAMセルの問題点と対策
b) フローティングボディ効果を応用した低リーク／高速動作回路技術 を提案する。図1-4に、これらの論文構成概念図を示す。
本論文は、以上のシステムLSI向け混載DRAMの高性能化と超低消費電力化に関する 研究成果をまとめたもので、序論（第１章）、混載DRAMの高速動作／低待機時電力化技 術（第２章）、アレイノイズの解析と動作下限電圧改善技術（第３章）、モバイル機器向け混 載DRAMマクロへの応用（第４章）、SOIデバイス化技術（第５章）、結論（第６章）の６章より 構成されている。
第１章 序論
本研究を進めるにあたっての歴史的背景、技術開発動向について述べ、本研究の意義 を明らかにするとともに、本論文の概要について説明する。
第２章 混載 DRAM の高速動作／低待機時電力化技術
モバイル機器等の著しい普及に伴い、高速動作と低電圧動作の両立への要求が高まっ てきている中で、大容量用途での高性能、低待機時電力混載DRAM技術を提案し、実証 する。
1) メモリアレイ動作の高性能化
混載SRAM置き換えまでを狙ったランダムサイクル混載DRAMでは、クロックの1サイクル 中に一連の書き込み動作（読み出し動作）を全て完了する必要があるため、メモリセル周り
（メモリアレイ）の高速化が非常に重要になってくる。ＭＩＳキャパシタをメモリセルに使用し ていた従来のロジックベース混載DRAMでは、メモリアレイ内は低抵抗のサリサイドプロセス を使用できないという欠点があり、このためメモリアレイ内のワード線材料として高抵抗の poly-Siを用いざるを得ず、ランダムサイクル動作の高速化にとって大きなビハインドとなっ ていた。
プロセス高性能化による高速化
本研究では、まずメモリアレイ動作の高速化を図るため、メモリアレイ内にCoSi2サリサ イド化プロセスを採用し、界面抵抗を下げるためのセルコンタクトのWプラグ化、さらに はキャパシタのMIM化を実現することによって、メモリアレイ動作の大幅な高速化を実 現した。
アレイ方式の最適化による高速化
また、上記プロセス高性能化による性能向上を最適化するべく、メモリアレイ構成の 決定、メモリサブアレイの分割数の最適化を試みた。
2) 高速動作のための回路技術
高速動作のためには、トランジスタのパフォーマンスを改善するのがもっともよい手法であ る。しかし、パフォーマンス向上は、しきい値電圧の低下やオフリーク電流の増大を伴い、
本研究で目指す低消費電力化との両立と相容れない。このため、さまざまな回路上の工 夫により、アレイ制御信号のばらつきを低減することによってメモリアレイ動作の高速化を 図り、その効果を検証した。
自己補正型タイミング制御（STC）回路
高速ランダムサイクル動作では、遅延素子のばらつきが大きな問題となる。これを補 償するために、PLL（Phase Locked Loop）を応用した自己補正型タイミング制御（STC）
回路を提案する。STC回路は、自己補正タイミングを電圧情報として送信する送信部 と、その電圧を受けて必要な遅延情報を再生する受信部から構成されており、自己補 正機能により電源電圧、周囲温度、製造時のばらつきに左右されない、ほぼ一定の遅 延量を得ることができる。
ネガティブエッジ転送（NET）回路
STC回路によって得られた高精度なタイミング信号を大面積のメモリコア全体に高精 度で伝送するため、ネガティブエッジ転送（NET）回路を提案する。通常であれば１本
の信号線で活性化、非活性化のタイミングを伝送するため、その際にPMOSトランジス タとNMOSトランジスタの特性のばらつきや配線のRC時定数によってパルスのデューテ ィサイクルがずれてしまい、正常にパルスが伝播できない問題があった。これに対して NET回路では活性化と非活性化のために別々の信号線を準備し、その信号線のH→
Lの遷移のエッジのみを使用する。これによりデューティサイクルが変わっても高精度に 伝送できるだけでなく、精度に影響を与えるH→Lの遷移のエッジは駆動能力の高い NMOSトランジスタで駆 動 しているのでレイアウトサイズを小さくすることができる。本 STC回路、NET 回路の組み合わせにより、従来高性能プロセスでしか実現できなかっ たような超高速動作を、低消費プロセスを用いて実現できることをシミュレーションで検 証した。
3) 低電圧動作、低消費電力動作のための回路技術
さまざまな視点から低電圧化、低消費電力化のための回路技術を提案し、その効果を 検証する。
パワーダウンデータ保持（PDDR）モードとその制御回路
モバイル機器におけるデータ保持電力を最小化するために、データ保持専用の動 作モードであるパワーダウンデータ保持（PDDR）モードを提案する。PDDRモードでは、
メモリアレイ電圧の低電圧化と非動作ブロックの電源遮断によって大幅に消費電力が 低減される。またPDDRモード中は外部からのクロックも遮断することを想定しており、
常時クロック入力が必要な自己補正型のSTC回路に代わる、遅延時間補償回路も提 案する。
低電圧レギュレータ
さらなる低電圧化やデータ保持電力の低減のために、外部供給電圧を下げても十 分安定した内部発生電圧を供給できる、レベルシフト型シリーズレギュレータを提案す る。90nmプロセスを用いて試作回路を作成し、従来回路に対して低電圧動作に優位 であることを検証した。
第３章 アレイノイズの解析と動作下限電圧改善技術
近年ではプロセスや電源電圧のスケーリングが進むに連れ、特にセンスアンプの読み出 し感度限界に起因すると思われる不良が顕在化してきている。これらの不良要因は、セン スアンプを制御する信号からのカップリングノイズやセンスアンプごとのプロセスばらつきに 起因することはわかっているが、さまざまな不安定性要因を理論式化するのは困難であり、
シミュレーションツールによる見積もりや定量的な解析手法が得られてないというのが実情
である。
1) アレイノイズの抽出とセンスアンプばらつきのモデル化
センスアンプ動作の不安定性を成分ごとに切り分け、さらには定量的な見積もり値、経験 値によってモデル化（近似式化）することで、低電圧動作限界の半経験的な解析手法を 提案する。本解析手法の妥当性は実デバイスの測定を通して検証した。
2) 動作下限電圧の改善策 アレイ回路の各素子の最適化
動作下限電圧の改善にはメモリセルの容量、センスアンプサイズ、アレイノイズが大 きく影響をする。実デバイスとモデルとの比較を行いながら、安定動作化のためのアレ イ構築の設計指針をまとめた。
ノイズキャンセル型センスアンプ回路
アレイノイズの中でも支配的なカップリングノイズの影響を低減するために、PMOS／
NMOSトランジスタを組み合わせてビット線イコライズ回路を構成するノイズキャンセル 形センスアンプ回路を提案する。制御信号からのカップリングノイズを大幅に削減する ことで、センスアンプの動作下限特性の劣化を大幅に低減できる目処を得た。
第４章 モバイル機器向け混載 DRAM マクロへの応用
0.13µmCMOSプロセスを用いて、第２章、第３章で提案した回路技術を取り入れ、高速 動作と超低待機時電力の両立が可能な16Mbランダムサイクル混載DRAMマクロを開発し た。1.2V動作時には、312MHzという世界最高速ランダムサイクル動作を実現しつつ、パワ ーダウン時には73µW（5µW/Mb以下）という世界最小のデータ保持電力も実現した試作チ ップを紹介し、その評価結果を述べる。
第５章 SOI デバイス化技術
今後注目される新機能デバイスとしてSOIを取り上げ、DRAMのデータ保持特性改善技 術と、ロジックの高速動作／低消費電力化への応用技術を提案する。
1) ボディ浮遊 SOI-DRAM セルの問題点と対策
SOI-DRAMでは埋め込み酸化膜の存在により、メモリセル内のpn接合面積が小さくなり、
この結果優れたデータ保持特性が期待される。接合容量の低減効果のため高速低消費 電力動作も可能となり、さらにビット線の寄生容量の低減によりビット線容量とセル容量の 比Cb/Cs値も減少するため、低電圧駆動時の初期読み出し電位差も増加する。反面、メ モリセルトランジスタの浮遊ボディ領域に蓄積される多数キャリアが種々の問題を引き起こ
すことが懸念される（ボディ浮遊効果）。本章では、SOI-DRAMの優位性の妨げとなるボデ ィ浮遊効果を取り上げ、それに起因する電流リークのメカニズムとデータ保持特性への影 響を解析した。そして、データ保持特性改善のための指針を得ることができた。
2) ボディ浮遊効果を応用した低リーク・高速動作回路技術
前述のボディ効果を応用し、定期的にボディに蓄積された多数キャリアを排出することで、
ロジックの待機時電力を大きく削減することができるダイナミック浮遊ボディ制御回路を提 案する。低電力待機モードとアクティブモードのスイッチングには余計な時間が不要であり、
高速なモード切り替えが可能である。
第６章 結論
第２章から第５章までの研究成果をまとめ、結論とした。
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Gruenschlaeger, M. Miyabayashi, K. Taniguchi, and T. Arakawa, "A 0.6V 205MHz 19.5ns tRC 16Mb embedded DRAM," in ISSCC Dig. Tech. Papers, pp. 200-201, Feb. 2004.
67) M. Shirahama, Y. Agata, T. Kawasaki, R. Nishihara, W. Abe, N. Kuroda, H. Sadakata, T. Uchikoba, K.
Takahashi, K. Egashira, S. Honda, M. Miura, S. Hashimoto, H. Kikukawa, H.Yamauchi, “A 400MHz random-cycle dual-port Interleaved DRAM with striped-trench capacitor,” in ISSCC Dig. Tech. Papers, pp. 462-463, Feb. 2005.
第２章 混載DRAMの高速動作／低待機時電力化技術
２．１ 序
半導体LSIの性能を表す2大特徴として、高速動作と低消費電力が挙げられる。しかし、
これら２つの特徴は両立が非常に困難である。一般的には、高速動作をさせるためには、
同じデザインルールのトランジスタなら電源電圧を上げてトランジスタの駆動力を上げれば よいが、消費電力は増大することになる。逆に、低消費電力化のために電源電圧を下げる と、トランジスタの駆動力は小さくなり動作が遅くなる。次に、トランジスタの微細化を進めて 駆動力を保持することで低電圧化しても、低電圧での駆動力を維持するためにオフリーク 電流を増加し、スタンバイ消費電力は増大してしまう。さらには、本研究のテーマである混 載DRAMでは、モバイル機器、ネットワーク機器、CPUキャッシュ、グラフィックASIC関連の SRAMバッファなどSRAMの置き換えを目指すことをも目的としており、そうした場合にはラ ンダムロウアクセス（ランダムサイクル）動作が必要（すなわち1サイクル中にメモリアレイとし
図 2-1 動作モード比較
CLK Cmd. READ
A0 A1 A5
Add.
Q1 Q2 Q3 Q5 Q6 Q7 Q8
Data
READ
A2 A3 A4 A6 A7 A8
Q4 CLK
Cmd. READ
A0 A1 A5
X-Add.
Data
NOP READ NOP PRE NOP ACT NOP
X0 X1
READ READ READ READ READ READ READ
A0 A1 A5
Y-Add. Y0 Y1 Y2 Y3
READ READ READ NOP PRE NOP READ
Q0 Q1 Q2 Q3 Q4
ACT
Y4
CL=1 CL=3
ロウサイクル（1CLKでDRAM動作完了）
ロウサイクル（6CLKでDRAM動作完了） 同一Xアドレスなら連続データ出力可（ページモード）
Q0
(a) 従来の混載DRAM
(b) ランダムサイクル混載DRAM
ての一連の書き込み動作、読み出し動作を完了する必要）がある。図2-1 に示すように、
従来の混載DRAM1-5）では、同一ロウアドレス（同一ワード線）につながったメモリセル全て のデータを一度センスアンプに読み出しておいてから、後は必要なデータごとに連続して 読み出す、いわゆるページモードに対する高速化の要求が強かった。ページモードでは、
ワード線は連続アクセス中、常時活性化されており、さらには別コマンド（別クロック）によっ て非活性にされるため、メモリセルへの読み書き動作の高速化はそれほど重要視されなか った。これに対して、大容量用途での混載SRAM置き換えを狙ったランダムサイクル混載
DRAM6-14)では、クロックの1サイクル中に一連の書き込み動作（読み出し動作）を全て完了
するSRAMと同等の動作が要求される。複雑なメモリアレイ制御を必要とするDRAM動作に おいてこの要求を満たすためには、メモリセル周りの高速化が非常に重要になってくる。さ らには、DRAMではキャパシタからの保持電荷のリークを補償するためのリフレッシュ動作 が必要であり、低消費電力化という観点からも本来はSRAMと比べて不利である。本章で はシステムLSI向け混載DRAMの高性能化を追求する研究について、以下の３種のカテゴ リに別けて述べる。
1) メモリセル周りのプロセス、アレイ構成の最適化による高速化技術 2) アレイ制御信号タイミングの高精度化による高速化技術
3) データ保持モード時の低電圧化、低消費電力化技術
２．２ メモリアレイ動作の高速化
本節ではMIM（Metal-Insulator-Metal）キャパシタの採用、メモリセルトランジスタのサリ サイド化といったプロセス特性改善により、アレイ動作の高速化を試みる。これまでにもMIS キャパシタを用いて、メモリアレイ内の配線に比較的高抵抗のpoly Si用いてを143MHzのラ ンダムサイクル動作を実現した報告5)がある。そこで本研究では、ネットワーク機器やモバイ ルアプリ ケーションからの要 求 を十 分 満 たすだけの250MHz ランダ ムサイク ル動 作 を 、 0.13µm低消費プロセスを用いて実現することを一つの目標とした。
２．２．１ プロセス高性能化による高速化
まずランダムサイクル動作におけるメモリセル周りの特性改善から考える。図2−2に従来 のMIS（Metal-Insulator-Silicon）キャパシタと本研究で採用するMIMキャパシタの比較図 を示す。ＭＩＳキャパシタをメモリセルに使用していた従来のロジックベース混載DRAM8,15) では、周辺回路はCu配線の使用16,17)やCoSi2材料によるサリサイドプロセス18,19)による高性 能化が図られているが、メモリアレイ内は、メモリセルのコンタクト（poly Si）と拡散領域界面
の整合性の点から、サリサイドプロセスを使用できないという欠点があり、このためメモリアレ イ内のワード線材料として高抵抗のpoly Siを用いざるを得ず、ランダムサイクル動作の高 速化にとって大きなビハインドとなっていた。これに対して、MIMキャパシタは、ストレージノ ード（SN）の下部電極もメタル（TiN）で形成されるため、整合性よくゲートおよび拡散領域 のサリサイド化を図ることができる。さらにはWプラグを用いることで、SNコンタクト（SC）／ビ ット線コンタクト（BC）の低抵抗化を実現できる。
下部電極（SN）:
HSG-PolySi ゲート:
Poly Si
上部電極（CP）: TiN 上部電極（CP）: TiN
下部電極（SN）:TiN
SNコンタクト（SC）:
Wプラグ
CoSi2
SNコンタクト（SC）:
Poly Siプラグ
ビット線 コンタクト
（BC）
ビット線 コンタクト
（BC）
(a) MIS 構造 (b) MIM 構造
図 2-2 メモリセルキャパシタ構造
ここで高速化のためのプロセス特性改善項目を以下のように分けて、250MHz級のランダ ムサイクル動作を実現するために必要な各プロセス定数を見積もってみた。
1) ワード線抵抗の改善（0.13µmプロセスでの従来の抵抗値はワード線1本で60kΩ）
2) メモリセルIdの改善（従来は20µA@Vd=1.2V,Vg=2.0V,Vb=0V）
3) コンタクト（SC/BC）抵抗の改善（従来はSC：10kΩ、BC：4kΩ）
ま ず 、 ワ ー ド 線 抵 抗 に 関 し て は ゲ ー ト 電 極 の CoSi2サ リ サ イ ド 化 に よ り 、 60k Ω → 2k Ω
（0.13µmプロセスで4Mbアレイを想定したワード線1本の抵抗値）までの低抵抗化を実現で きた。そこで、以降はこのワード線抵抗値を用いて見積もりを行った。
図2-3にシミュレーションに用いたアレイモデルを示す。メモリセルから読み出されたデー タは、BLIを介してクロスカップル型のセンスアンプで増幅されGIOペアに伝達される。書き 込みの場合は、逆にGIOペアから書き込まれたデータがセンスアンプでラッチされて、BLIト ランジスタを介してメモリセルに伝達される。
