MOSFETモデリングにおける速度飽和抽出とLDMOS信頼性シミュレーション

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平成

30 年度 修 士 論 文

MOSFET モデリングにおける速度飽和抽出と

LDMOS 信頼性シミュレーション

指導教員 小林 春夫 教授

群馬大学大学院理工学府 理工学専攻

電子情報・数理教育プログラム

高橋 莉乃

2

目次

第1 章 序章 4 1.1 研究背景 ... 4 1.2 半導体デバイスモデリング ... 6 第2 章 MOSFET モデリングにおける飽和速度抽出 ... 7 2.1 研究背景･目的 ... 7 2.2 MOSFET と速度飽和 ... 8 2.2.1 MOSFET とその構造 ... 8 2.2.2 BSIM4 モデル ... 9 2.2.3 速度飽和𝛎𝐬𝐚𝐭 ... 10 2.3 𝛎𝐬𝐚𝐭のモデル式導出 ... 11 2.3.1 𝛎𝐬𝐚𝐭の導出 ... 11 2.3.2 ナノメータMOSFET における𝐯𝐬𝐚𝐭の導出 ... 12 2.4 新抽出手法とシミュレーション ... 13 2.4.1 測定データからの𝛎𝐬𝐚𝐭抽出方法 ... 13 2.4.2 シミュレーション結果 ... 16 2.5 ソース‐ドレイン直列抵抗による補正 ... 17 2.5.1 補正モデルの提案 ... 17 2.5.2 シミュレーション結果 ... 18 2.6 まとめと考察 ... 19 第3 章 LDMOS 信頼性シミュレーション 20 3.1 研究背景・概要 ... 20 3.2 LDMOS と Hot-Carrier-Injection ... 21 3.2.1 LDMOS とその構造 ... 21 3.2.2 HiSIM-HV モデル ... 23 3.2.3 Hot-Carrier-Injection（HCI）：ホットキャリア注入 ... 24 3.2.4 LDMOS における HCI 劣化現象 ... 25 3.2.5 従来の劣化モデルの問題点・研究目的 ... 27 3.3 LDMOS 劣化モデルの開発 ... 28 3.3.1 ドリフト抵抗のモデル開発 ... 28 3.4 シミュレーション ... 31 3.4.1 シミュレーションフロー ... 31 3.4.2 SPICE への実装 ... 32 3.4.3 ストレス測定と劣化シミュレーション ... 32

3 3.5 回路シミュレーション... 35 3.5.1 回路によるモデルの検証 ... 35 3.5.2 シミュレーション結果 ... 36 3.6 まとめと考察 ... 37 第4 章 まとめ 38 4.1 本研究のまとめ ... 38 4.2 謝辞 ... 39 4.3 参考文献 ... 40 4.4 研究成果 ... 42 4.4.1 第一著者 ... 42 4.4.2 共著者 ... 42 4.4.3 受賞歴 ... 43

4

第1章 序章

1.1

研究背景

IT 技術により生活が豊かになった近年、我々の身の回りにはたくさんの電子機器が 存在している。その電子機器には多くの集積回路が搭載されており、電子機器の発達・ 普及に伴って集積回路の小型化・高速化・高信頼性が求められている。それに加えて大 幅な価格競争、技術の発達による製品の多様化や開発時間の短縮なども開発課題として 掲げられるため、回路設計者に求められるものは非常に多い。これら回路設計者への多 くの要求の解消に寄与する技術が回路シミュレーション及びデバイスモデリングであ る。近年、回路設計を行う際にはSPICE（Simulation Program with Integrated Circuit Emphasis）などの回路シミュレータを用いた回路シミュレーションを行うことは必要 不可欠となっており、これらの導入によりコンピュータ上で電子回路のふるまいを模擬 することが出来るので試作や測定にかける時間や資材を大幅に削減可能となる。また、 パワーエレクトロニクス分野においても、大信号を安全に取り扱うことが出来ることに 加え、試作においても廃材を出すこともないので、技術者にも環境にも優しい開発手法 である。 また、微細化が進む半導体プロセスの技術革新により、集積度は著しく上昇している が（図1.1）、微細化に伴い内部電界・電流密度の増加が起こるため、集積回路を構成し ているデバイスに加わるストレスが強くなってきている。このストレスは、デバイスの 経年劣化を引き起こし、集積回路全体の劣化による故障や誤作動を引き起こすため、集 積回路の信頼性という面で問題視されている。特に、IT 技術の更なる発展分野として 注目されている自動車の自動運転技術などの車載アプリケーションや医療機器におけ る集積回路の故障や誤作動は人命に大きく関わる問題であるため、信頼性がより重要視 されている。経年劣化の対策として、回路設計者は経験的なマージンを取って設計を行 い、信頼性の検証のため信頼性試験（表1.1）を行っていたが、この信頼性試験には莫 大な試験費用と時間がかかってしまう問題がある。再試験はコスト問題によって困難で あり、想定外の結果に対する原因の想定が取れない場合対策が難しい。半導体デバイス 信頼性モデルが発達し回路シミュレーション技術が発展することは、これらデバイスの 経年劣化を設計段階で予測可能にする。経年劣化を回路シミュレータ上で予測すること ができれば、信頼性試験にかかる膨大なコストを削減することが出来ると共に、経験的 な劣化対策に比べ、劣化に対して理論的なアプローチが出来るため、回路設計において 過剰マージンの防止や信頼性の高い集積回路の実現が見込める。

5 回路シミュレーションはシミュレーションソフトそのものの性能よりもデバイスモ デルの解析精度が最重要である。したがって、デバイスモデリングが重要な技術課題と なる。 図1.1 集積回路の微細化（ムーアの法則）[2] 表1.1 集積回路における信頼性試験の項目例 [3]

試験名

試験条件

高温動作試験

(High Temperature Operationg Life)

Ta=125℃

Vop_max 1000h

低温度作試験

(Low Temperature Operationg Life)

Ta=-55℃

Vop_max 1000h

高温高湿バイアス試験

(Temperature Humidity Bias)

Ta=85℃85%RH

6

1.2

半導体デバイスモデリング

回路設計者は回路設計を行う際に、コンピュータを用いて、電子回路の設計を行う。 前項で述べた通り、回路シミュレーションは今日必要不可欠なツールとなっている。回路シ ミュレーションに使用されるソフトウェアツールとして、一般的に使用されているのがア メリカのカリフォルニア大学バークレイ校(U.C.Berkeley)で開発された SPICE である。現 在では、実際には各シミュレータメーカーにより改造され、様々なSPICE ソフトが販売さ れているが、ここではそれらを総称してSPICE と呼ぶ。

SPICE は Simulation Program with Integrated Circuit Emphasis の頭文字を取っており、 名称の通り集積回路をトランジスタレベルでシミュレーションするためのソフトウェアで あるが、受動部品やフィルタ、伝送線路、バッテリーなどもシミュレーションすることが出 来る。基本的なシミュレーションはDC 解析、AC 解析、過渡解析などがあり、回路データ をネットリストと呼ぶテキストファイル形式でシミュレータに入力する。 SPICE を用いて回路シミュレーションを行う際には、基本回路構成素子（抵抗器、インダ クタ、キャパシタ、トランジスタ、ダイオードなど）を実際の素子の動作にいかに近づける かが重要となる。抵抗器、インダクタ、キャパシタなどの受動素子は線形素子であり比較的 容易に再現が可能であるが、トランジスタやダイオードな能動素子は非線形素子であるた め、動作を記述するために方程式と等価回路によって複雑な動作を再現しなくてはならな い。この方程式と等価回路で表したものを“デバイスモデル”と呼ぶ。デバイスモデルの方 程式中には、多くの変数（モデルパラメータ）を含み、使用するデバイスに応じて“モデル パラメータ抽出”という変数を求める作業を行う必要がある。以上のような、デバイスモデ ル作成（方程式と等価回路）とモデルパラメータ抽出を総称して“デバイスモデリング”と 呼んでいる［4］。

7

第2章

MOSFET モデリングにおける飽和速度抽出

2.1 研究背景･目的

MOSFETをはじめとする電界効果トランジスタ（例えば近年車載電子機器などに使 用されている高耐圧用LDMOSトランジスタ、窒化ガリウム化合物トランジスタ) の特 性解析では、ドレイン電流特性が線形から飽和領域に移行するポイントを正確に求め ることが重要である。このポイントはピンチオフと呼ばれ、ここでの電流を𝐼𝑑𝑠,𝑠𝑎𝑡、電 圧を𝑉𝑑𝑠,𝑠𝑎𝑡と表わす。最大電界においてピンチオフポイントで、多数キャリアの速度 飽和が起きている。この速度飽和パラメータはνsatと表し、ほとんどの電界効果トラン ジスタ用デバイスモデルにおいて物理パラメータとして重要である。 これまでに調査した限りでは、速度飽和の抽出に関する発表は直列抵抗を考慮するこ となく飽和速度抽出を可能にする方法が1 件だけ発表されている［5］。しかしこの方 法は近年のサブミクロン、ナノメータテクノロジーMOSFET など、2 重拡散層を用い たプロセス・デバイスで使用することは困難である。理由は、軽いドーピングを施した 拡散層がバイアス依存を持った抵抗となり、［5］の手法が前提としている固定抵抗で はなくなるためである。特にトランジスタのチャネル長を短くしたとき、誤差は次第に 大きくなる。このことから、筆者らは改良案としてチャネル長が直線的に Lm,int / (1 / 𝐼𝑑𝑠,𝑠𝑎𝑡) に依存することを利用し、オーバードライブ電圧を変えた方法を提案した［6］。 そこでは飽和速度が実際の値より大きく評価されていた。そこで本研究では高精度コン パクトモデルとして回路シミュレーションで使用されている BSIM4 モデル［7］のモ デル式を用いて直列抵抗を考慮し高精度モデリングを実現した。

8

2.2

MOSFET と速度飽和

2.2.1

MOSFET とその構造

MOSFET とは、電界効果トランジスタの一つで、集積回路の中で最も多く使われてい る構造である。ここで、

 MOS は”Metal Oxide Semiconductor”の略で 金属酸化膜半導体と呼ばれる。

 FET は”Field-Effect Transistor”の略で 電界効果トランジスタと呼ばれる。 即ち、ゲート電極が半導体酸化物の絶縁膜を介しているもので作られ、チャネルの電 界により電子または正孔の流れにゲートを設ける原理で、ソース・ドレイン端子間の電 流を制御するトランジスタである。キャリアは一種類しか用いない為、ユニポーラトラ ンジスタである。 端子としては、4 つないしは 3 つで表記され、4 つの場合、「ソース」、「ドレイン」、 「ゲート」、「バルク」であり、3 つの場合、「バルク」が省略された形になる。バルクは n 型チャネルでは接地、p 型チャネルの場合は電源電圧とし、固定電位にして使用され る例が多い。また、通常の FET は対称型素子であり、ソースとドレインに構造的な違い はないが、通常はキャリアの流れる元がソースであり、流れ出す方がドレインと呼ばれ る。 図2.1 MOS のデバイス構造 n 型 MOS (NMOS）のデバイス構造を図 2.1 示す。チャネルが酸化膜で作られ、キャリ アがチャネルを通過して電流が流れる。この制御をゲート電極の電位で制御される。こ こでキャリアが正孔である NMOS、PMOS とともに、NMOS と PMOS の組み合わせを CMOS (Complementary MOS)と呼ばれる。

9

2.2.2

BSIM4 モデル

BSIM4 （Berkeley Short-channel IGFET Model 4）モデルとは、アメリカのカリフォル ニア大学バークレイ校（U.C.Berkeley）で開発されたサブミクロン解析モデル BSIM モデ ルのうち、微細加工MOS に対応するためサポートする物性を拡張した、しきい値電圧ベー スのMOS モデルである。電流特性と対比して解析しやすいことや、収束が早いなどの特徴 を持つ。 前バージョンであるBSIM3 では、ドリフト近似に基づいたトランジスタのモデル化を行 っており、トランジスタの極微細化に伴い、それまで無視していた物理現象の影響をより表 現できるようになっていた。BSIM4 モデルでは、モデル式はさらに複雑になり、パラメー タの数は約400 個に及ぶ［8］。

10

2.2.3 速度飽和

𝛎

_𝐬𝐚𝐭 MOSFET の動作において、ドレイン電圧の増加に伴い、ドレイン電流が比例して増加 する。やがてドレイン電圧がVdsat= Vgs− Vthに達すると、ピンチオフが起こり飽和す る。このとき、キャリアの移動速度は限界に達している。 Ids− Vds特性からみると、ピンチオフ点は線形領域から飽和領域へ動作領域が移行す る点である。（図 2.2）また、ピンチオフ点は断面図（図 2.3）においては速度飽和領域 が０になる点である。そのため、速度飽和のパラメータνsatは様々なトランジスタモデ リングにおいて非常に重要なパラメータとなる。 図 2.2 I_ds− Vds特性からみる速度飽和 図 2.3 断面図からみる速度飽和

線

形

領

域

飽

和

領

域

ピンチオフ点

I

ds

11

2.3

𝛎

_𝐬𝐚𝐭

のモデル式導出

2.3.1

𝛎

_𝐬𝐚𝐭

の導出

バルクチャージを考慮しない長チャネルの MOSFET では、飽和電圧は𝑉𝑔𝑠− Vthに等し く、ドレイン電流は(Vgs− Vth) ∗ Vds− Vds2に比例する。特にディープサブミクロンおよ び、ナノメータプロセスにおける、𝑉𝑑𝑠,𝑠𝑎𝑡とIdsは、式（2.1）（2.2）のように示され る。バルクチャージを考慮するとき、以下の式を満たすために BSIM4 モデルにおける 反転電荷計算によって導出される。

𝑉

_{𝑑𝑠,𝑠𝑎𝑡}

=

𝑉

𝑔𝑒𝑡

𝐴

_{𝑏𝑢𝑙𝑘} (2.1)

𝐼

_𝑑𝑠

=

Weff L_eff

𝜇

𝑒𝑓𝑓

C

ox

(𝑉

𝑔𝑒𝑡

∙ V

ds

−

1 2

A

bulk

V

ds 2

₎

_,

(2.2) これらを用いて、ピンチオフ電圧𝑉𝑑𝑠,𝑠𝑎𝑡のときの飽和電流𝐼𝑑𝑠,𝑠𝑎𝑡は以下のように示さ れる。また、Vgstはゲートオーバードライブであり、式(2.4)のように表す。

𝐼

_{𝑑𝑠,𝑠𝑎𝑡}

= W

_eff

C

_ox

(𝑉

_𝑔𝑠𝑡

− 𝐴

_{𝑏𝑢𝑙𝑘}

𝑉

_{𝑑𝑠,𝑠𝑎𝑡}

)𝜈

_𝑠𝑎𝑡

,

(2.3)

𝑉

_𝑔𝑠𝑡

= 𝑉

_𝑔𝑠

− V

_th

,

(2.4) 式（2.2）（2.4）における、K1, A0, Ags, B0, B1はモデルパラメータである。

Weff, Leff, Xj, Xdep, Coxはそれぞれ、実効チャネル幅、実効チャネル長、接合深さ、空乏

12

2.3.2 ナノメータ

MOSFET における𝐯

_𝐬𝐚𝐭

の導出

前項式（2.1）、（2.2）、（2.3）において内部変数であるAbulkについては、以下のよう に示される。

𝐴

_{𝑏𝑢𝑙𝑘}

= (1 +

𝐾1 2√∅_𝑠−𝑉_𝑏𝑠

{

𝐴0Leff Leff+2√XjXdep

∙ [1 −

𝐴

_𝑔𝑠

𝑉

_𝑔𝑠𝑡

(

Leff Leff+2√XjXdep

)

2

] +

𝐵0 Weff+𝐵1

})

∙

1 1+𝐾_𝐸𝑇𝐴V_be

,

(2.5)

BSIM4モデルマニュアル［7］より、𝐿𝑒𝑓𝑓が十分に小さいとき、Abulkは１と近似でき

る。

𝐴

_{𝑏𝑢𝑙𝑘}

~ 1, ( L

_eff

< 90 nm ),

(2.6) したがって、𝐿_𝑒𝑓𝑓< 90nmの条件を満たすナノメータMOSFETにおける𝜈𝑠𝑎𝑡は、以下 の式（2.7）ように得られる。

𝜈

_𝑠𝑎𝑡

=

𝐼𝑑𝑠,𝑠𝑎𝑡 W_effC_ox(𝑉_𝑔𝑠𝑡−𝑉_{𝑑𝑠,𝑠𝑎𝑡})

,

(2.7)

13

2.4

新抽出手法とシミュレーション

2.4.1 測定データからの

𝛎

_𝐬𝐚𝐭

抽出方法

使用した90nmNチャネルMOSFETは，酸化膜厚Tox= 2.5 [nm] 、マスクチャネル長 Lmask= 0.1 [μm]、マスクチャネル幅Wmask= 10 [μm]を測定した。 飽和速度𝜈𝑠𝑎𝑡の導出は、実効チャネル幅Weff、単位面積当たりのゲート容量Cox、しき い値電圧Vth、ピンチオフ電圧𝑉𝑑𝑠,𝑠𝑎𝑡、電流𝐼𝑑𝑠,𝑠𝑎𝑡、同点におけるゲート‐ソース電圧Vgs の測定に基づく。先の3つの内部変数は各トランジスタにおいて定数となる。以下に、 本研究における𝑉_{𝑑𝑠,𝑠𝑎𝑡}, 𝐼𝑑𝑠,𝑠𝑎𝑡, 𝑉𝑔𝑠, の導出の手順を示す。これらの測定には90 nm Nチャ ネルMOSFET のIds− Vdsのグラフ （図2.1）を用いた。ピンチオフ点をそれぞれ導出する ためIds− Vdsグラフを二階微分した。二階微分したグラフは図2.2のようになり、グラフ が安定し一定の値が得られた。この値による補助線との交点を順にVds,sat1, Vds,sat2, …と しVds,satに対して5点の値を得た。 図2.4 90nm NチャネルMOSFETのIds− Vds特性

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図2.5 Ids− Vds特性を二階微分したグラフ

Vds,sat1のときの飽和電流を Ids,sat1, Vdsa,sat2のときの飽和電流を Ids,sat2, と以下順

にIds,satに対する5 点の値を得た上でそれらをプロットした。この点を満たす曲線 を、 Vds,sat, Ids,sat, それぞれについて関数式を作成して 5 点とのフィッティングを 行った。（図2.3）

𝑉

_{𝑑𝑠,𝑠𝑎𝑡}

= 𝑃𝐸𝐴𝐾𝑉 − 𝐴𝑁𝐺 ∗ 𝐵𝐴𝑆𝐸

𝑉𝑔𝑠

_,

_(2.8)

𝐼

_{𝑑𝑠,𝑠𝑎𝑡}

= 𝐴𝑁𝐺𝐼 ∗ 𝑒𝑛𝑝(𝐵𝐴𝑆𝐸 ∗ 𝑉

_𝑔𝑠

) − 𝑃𝐸𝐴𝐾𝐼

,

(2.9) 式（2.6）は、最大値PEAKVをとるため、グラフは Vgsの増加と共に収束した。この ピークの値をVds,satとし、同時にこの時のVgsの値( 𝑉_𝑔𝑠= 2.68V )を測定し、さらに式 （2.7）に代入することで, Ids,satの値を得た。

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図2.6 Vds,sat, 𝐼𝑑𝑠,𝑠𝑎𝑡のピーク関数によるフィッティング

上記の手順で Vds,sat, Ids,sat, Vgs, とνsatの計算に必要な値をフィッティング関数

から導出した。これらの値を用いて式（2.7）により飽和速度を計算すると、νsat =

706 K [𝑚 𝑠⁄ ]となった。本結果を BSIM4 のモデルパラメータに定義した。その他 の直流ドレイン電流モデルパラメータについては事前に高精度抽出・最適化済みで ある。

16

2.4.2 シミュレーション結果

本実験の考案モデルにより導出した、νsat= 706K [m/s]について、測定データと比 較･検証したものが図2.4となる。このシミュレーションデータは抽出されたνsatを使用 し、MDW-SPICEと呼ばれるSPICE互換シミュレータによって得た結果である。Idsの微小 部分ではよく一致しているが、増加に伴い次第に誤差が大きくなることがわかる。こ の測定データとシミュレーションデータの不一致に関する考察を次の節で述べる。 図2.7 補正前の考案モデルによるIds− Vds特性

17

2.5

ソース‐ドレイン直列抵抗による補正

2.5.1 補正モデルの提案

本90 nmプロセスのNチャネルMOSFETでは、測定時にプローブ針がパッドと接触する 部分のコンタクト抵抗と、LDDの拡散層のバイアス依存抵抗が直列に接続している。こ れらの抵抗により電圧降下が起きるためデバイス内部でのVds,satは小さくなる。前項の シミュレーション結果では、この直列抵抗による影響を受けたことによる不一致であ ったと考えられる。 ソースとドレインの合計コンタクト抵抗をRXと定義する。また、拡散層およびLDD 層の固有抵抗成分はRDSWとして定義され、これはSDIM4モデルにおいて単位チャネル幅 の抵抗モデルパラメータである。BSIM4モデル式を用いると、補正後のVds,satの式は次 のように表せる。

𝑉

_{𝑠𝑎,𝑠𝑎𝑡_𝑛𝑒𝑤}

= 𝑉

_{𝑑𝑠,𝑠𝑎𝑡}

− (RDSW[𝑉

_𝑔𝑠

= 2.68 𝑉] ∙ W

_eff

∙

100 + R

_x

) ∙ I

_ds,sat

,

(2.10) となる．ここで求めた式（2.10）より導出した𝑉𝑑𝑠,𝑠𝑎𝑡_𝑛𝑒𝑤の値を式（2.7）に代入し 直して𝜈𝑠𝑎𝑡を再計算すると、𝜈𝑠𝑎𝑡= 115 [𝑚 𝑠⁄ ]となった。この新しいνsatの値を再度 BSIM4のモデルパラメータに定義し、図2.4と同じ条件を使用してMDW-SPICEでシミュレ ーションを実施した。シミュレーション結果に関しては次節に示す。

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2.5.2 シミュレーション結果

コンタクト抵抗と拡散抵抗による直列抵抗の影響を考慮し、式（2.7）を用いて再計 算した値は νsat = 115K[m/s]であった。測定データとの検証のグラフが次の図2.5であ る。大電流部分で多少の誤差がみられるが、図2.4と比較して測定値とよく一致してい ることが分かる。 図2.8 直列抵抗による補正後のIds− Vds特性

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2.6 まとめと考察

本論文では、νsatの新しい抽出法を提案した。ナノメートルMOSFETの測定データを用 いた実験では、新抽出法を用いて正確な抽出結果が得られた。この方法はBSIM4モデル に基づいており、近年の高度なプロセスやデバイスにおいて適応可能である。抽出方 法は、MOSFET以外にも多くの種類の電界効果トランジスタに有効であることが期待さ れる。 図2.4では直列抵抗による補正をする前のIds− Vds特性、図2.5では補正後の考案モ デルによるIds− Vds特性を示している。図2.4のシミュレーション結果は測定データと の大きな差異が見られたが、図2.5ではそのズレが比較的補正されている。 図2.5において高精度な抽出結果を得ることが出来たが、大電流部分において微小な ズレが生じている。これは、抽出の精度の他に、モデルを簡易化したことによる影響 も原因として考えられるが、デバイスの特性ばらつきなどからも含まれていることか ら、新規考案モデルとしては高精度な結果と考えることができる。 今後の課題としては直列抵抗の影響に関して近似的なパラメータを用いた部分に関し て、同プロセス内のゲート・チャネル長を変えたデバイス測定を行うことにより、チャネ ル内部の抵抗を高精度に抽出する手法が検討可能である。これにより、ゲートバイアスの 電圧依存性を考慮した高精度な補正が可能になると考えられる。

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第3章

LDMOS 信頼性シミュレーション

3.1

研究背景・概要

横方向拡散 MOS（LDMOS）トランジスタは、高電圧動作が要求される混合アプリ ケーションにおいて広く使用されている。特に車載アプリケーション用の安価なパワー デバイスとして産業界で注目されている。典型的な用途ではこのデバイスは、高Vds・ 低Vgsの状態から、低Vds・高Vgsの状態との間で切り替えられる。スイッチング中に、

ホットキャリア注入（HCI：Hot Carrier Injection）によって大幅な劣化が発生する可 能性があり［9］、これが LDMOS の産業界の汎用において問題になっている。HCI は 時間の経験とともに進行し、特に車載用など用いた場合はこの劣化に起因する車両の故 障により人命は脅かされることとなるため、信頼性回路シミュレーションはより正確な 回路寿命の推定を求められている。これまでの研究では、いくつかのアプローチ［9-12］ が報告されているが、多くの回路設計者にとってはリソース制限のためこれらの手順に 従うことが困難であった。このうちある方法［10］では、最大電界（Em）の計算方法が 記述されていないことを除けば、実用的な回路設計に比較的適応可能である。 本研究では LDMOS 構造を用いてポワソン方程式を解くことによって、最大電界モ デルを導出した。そして、n チャネル LDMOS の新しいドリフト領域のドレイン抵抗 （Rdrift）劣化モデルを開発し、ストレス測定で検証した。また、ループバックなしで信 頼性回路シミュレーションを可能にするための新しい手順も検討した。

21

3.2

LDMOS と Hot-Carrier-Injection

3.2.1

LDMOS とその構造

Laterally-Diffused MOSFET の略である。ドレイン領域を横方向に拡張することに よりドレインとゲート間の電界強度を緩和する構造にした横方向拡散MOS トランジ スタである。MOSFET の中でも、高耐圧トランジスタの一種として分類される。各 電極をドレイン領域が横方向に伸びた素子であり、低いオン抵抗、高い耐電圧、大電 流などの特性を有する。用途としては、GSM（Global System for Mobile

Communications）向け携帯電話機のパワーアンプなど多くの出力段回路に使用され る。また、LDMOS は車載アプリケーションとしても有用なパワーデバイスであり、 エアバック制御、ABS 制御、クルーズコントロール、エンジン制御などのパワー制御 IC としても幅広く製品化のため活用されている。［13］ 図3.1 に n チャネル LDMOS の基本構造を示す。LDMOS の最大の特徴として、ド レイン領域を横方向に拡散している点である。一般的なMOSFET や一般に高耐圧 MOSFET と呼ばれるオフセット構造を持ったもの（以下に示す）は、左右対称な構 造に対して、LDMOS は左右非対称な構造になっている。これにより、より大きな耐 圧性能・電流性能を実現している。LDMOS にバイアス電圧が印加されると、ゲート 直下にチャネルが形成される。電子であるキャリアは、ソースから供給され、半転送 を通じて拡散した後、ドリフト領域から電子がドリフトしながらドレインへ到達す る。この時、ドレイン‐ソース間に印加される電圧の大部分はドリフト領域で電圧降 下する。 図3.1 LDMOS のデバイス構造

22

LDMOS の他に比較的頻繁に使用されるシリコン FET 系高耐圧 MOSFET としては  DMOS（Double diffusion MOSFET）

パワーMOSFET の基本的な FET で古くから使われている。比較的低耐圧のデ ィスクリート部品などに使用される。

 HVMOS（High Voltage MOSFET）

ゲート長を長くすることで、空乏層がドレインからソース領域の拡散層に到達 するのを防ぎ、これによりドレイン耐圧を確保する。オン抵抗が高い。LSI 上 の高耐圧回路全般に用いられる。

 IGBT（Insulated Gate Bipolar Transistor）

MOSFET のオン抵抗が高いという欠点と、バイポーラトランジスタのベース電 流が大きいという欠点を補うために生まれたデバイス。大電流時の電圧降下が 小さく温度特性が良い。交流電動機の可変電圧可変周波数制御、鉄道車両の制 御、ハイブリッドカーなどに用いられる。  SiC（Silicon Carbide）-JFET、-MOSFET Si に比べて、絶縁破壊電界、電子飽和速度、熱伝導率が大きくパワーデバイス に適応するうえで優れた特性を有する。高耐圧、高速動作、低オン抵抗。太陽 光発電のパワーコンディショナーなどに用いられる。 などがあげられる。［14］

またLDMOS は DMOS に比べサイズに対して耐圧が高く出来る、HVMOS と同様 の高耐圧でありながら低オン抵抗化が容易である、SiC に比べて安価である、など他 シリコンFET 系デバイスと比べても汎用において優位な特性を持っている。

23

3.2.2

HiSIM-HV モデル

HiSIM-HV モデルとは、広島大学と半導体理工学研究センター（STARC）との共同 で開発された HV-MOSFET や LDMOS に対応したシミュレーション用コンパクトモ デルであり、アメリカのCompact Model Coalition（CMC）推奨モデルである。また、 トランジスタの半導体物性に基づいたモデルであるため、実際のデバイスと動作が近い といった特徴がある。 前の項で、LDMOS の特徴としてドレイン領域を横方向に拡張しており、ドレイン‐ ソース間に印加される電圧の大部分は、ドリフト領域で電圧降下すると述べた。 HiSIM-HV モデルでは、LDMOS の特徴であるドレイン領域をドリフト抵抗としてモデル化し ている。例として、ドリフト抵抗のモデルパラメータの説明を表3.1 に示す。［15］ 表3.1 HiSIM-HV におけるドリフト抵抗 Rdriftにおけるモデルパラメータ

RD

drain-contact resistance of LDD region

RDVG11

Vgs dependence of RD

RDVG12

Vgs dependence of RD

RDVB

Vbs dependence of RD

RDS

small size dependence of RD

RDSP

small size dependence of RD

NF

number of fingers

LDRIFT1

length of lightly doped drift region at drain,

and at source

LDRIFT3

length of heavily doped drift region at drain,

and at source

24

3.2.3

Hot-Carrier-Injection（HCI）：ホットキャリア注入

MOS トランジスタ劣化の原因の一つとしてホットキャリア（HCI：Hot Carrier Injection) が知られている。近年、高性能・高密度化実現のために MOSFET の微細 化が進められてきたが、電源電圧はシステム側からの要求や内部信号レベルの低下につ ながるため、低電圧化されにくい傾向にある。微細化に伴いドレイン‐ソース間の距離 は短くなる一方で、電源電圧は低下されないことから、ドレイン‐ソース間の電界強度 は増加する。キャリアはシリコン基板とゲート酸化膜間に存在する電位障壁を越えよう とする大きなエネルギーを有するホットキャリアとなる。（図3.2）このホットキャリア は、ゲート酸化膜中にトラップまたは注入され、空間電荷を形成し、MOSFET のしき い値電圧および伝達コンダクタンスなどの特性に影響を及ぼす。高電界により加速され たエネルギーを持ったキャリアが、ゲート酸化膜中にトラップしていき、トランジスタ の特性が変動していくことで劣化を引き起こす。これらの劣化は、半導体デバイスの信 頼性において重要な課題である。また、このときに注入されたたキャリアでトラップさ れなかったものはゲート電流となり、基板方向に流れたキャリアは基板電流として観測 される。半導体素子の劣化要因の大部分は、温度が高くなるにつれ劣化の進行が加速さ れるが、ホットキャリア注入による劣化現象の場合には、温度が低くなると劣化が加速 されるという性質を持っている。 すなわち、低温度条件下において、MOSFET にバイアス電圧ストレスを加えると、 シリコン基板中を流れる電子は、高温度状況下と比較して熱による原子の格子振動が小 さくなるため、格子に衝突する確率が減少する。このため、電子の平均走行距離が長く なり、より高いエネルギーを持つホットキャリアの数は増加し、キャリアが酸化膜中に 注入される確率もまた大きくなる。さらに、インパクトイオン化も起こりやすくなるた め、２次的に発生するホットキャリアの数も増加する。したがってホットキャリア注入 による劣化現象は、低温度環境下において支配的な劣化現象であることが分かる［3］ ［16］。ホットキャリア注入による劣化現象の主な要因として、バイアス電圧、チャネ ル長、温度環境及びデバイス温度があげられる。 pMOSFET ではキャリアである正孔が、nMOSFET の電子に比べて衝突電離が起き にくいため［17］、ホットキャリア注入効果は nMOSFET において、より深刻な問題で ある。また、ホットキャリア注入による劣化は経年的に進行するものである。 “Hot-Carrier-Injection”の他にも半導体デバイスにおける代表的な劣化現象として “Bias Temperature Instability”なども挙げられるが、n-channel MOSFET において NBTI と比較すると HCI が支配的であるだめ、HCI による劣化現象を対象とした信頼 性モデルを検証した。

25 図3.2 ホットキャリア発生原理

3.2.4

LDMOS における HCI 劣化現象

前の項において、一般的なMOSFET におけるホットキャリア注入による劣化現象は、 電界によって加速されたホットキャリアが酸化膜中に注入されることで、移動度やしき い値に影響を及ぼすと述べた。LDMOS は MOSFET に比べ、左右非対称な構造をして いるが、基本的な動作や構造は同様であるため LDMOS におけるホットキャリア注入 の影響も同様である。n チャネル LDMOS のホットキャリア注入による劣化現象は、ド レイン側のゲート端で横方向の電界強度が集中してしまうことによって劣化が生じる （図3.3，図 3.4）［10］［11］。［11］では、ドリフト層のキャリアの減少からのオン抵 抗増加によるものと記されており、［10］では、オン抵抗増加の原因は、ゲート端の横 方向の最大電界と相関があると報告されている。このことから劣化現象の検証に、最大 電界強度の予測することが重要である。

26

図3.3 n チャネル LDMOS における横方向電界強度の分布 ［10］

27

3.2.5 従来の劣化モデルの問題点・研究目的

前項で述べたようにホットキャリア注入による劣化現象の検証に最大電界強度の予 測は重要であるが、回路シミュレータ用のコンパクトモデルにおいて、最大電界は T-CAD（デバイスプロセスシミュレータ）によるシミュレーションに合わせた完全なフィ ッティング関数モデルになっており、最大電界関数は未公開である［11］。これまでに なされているいくつかの研究ではホットキャリア注入による劣化現象に関して、実験、 解析やT-CAD によるモデル解析はなされているが、回路シミュレータで用いるための コンパクトモデルの研究はなされていない［9-12］。したがって従来の方法では、SPICE などの回路シミュレータでホットキャリア注入による劣化現象をシミュレーション出 来ないといった問題があった。 また、オン抵抗劣化モデルに関して、従来の研究で提唱された式はlog 関数を用いた フィッティング式として導出されたものであった［18］。したがって、オン抵抗劣化モ デルに関して別のアプローチから物理式に基づいたモデル式を検討する。 そのため、回路シミュレータで用いるためのDC 特性劣化モデルの測定、最大電界関 数モデル、HiSIM-HV モデルで実装するためのオン抵抗劣化モデルの実現・高精度化 を目的とし、本テーマに取り組んだ。

28

3.3

LDMOS 劣化モデルの開発

3.3.1 ドリフト抵抗のモデル開発

ホットキャリア注入による LDMOS 劣化は、ドリフト領域における電圧降下が原因 となる。したがって、ホットキャリア注入によるデバイス劣化モデルをドリフト抵抗モ デルとして検討する。モデル式作成の流れは以下のようになる。 図3.5 ドレイン抵抗モデル ホットエレクトロン生成メカニズムに基づいて［19］［20］、バルク MOSFET の基板 電流Isubは次の式（3.1）のように表される。

𝐼

_𝑠𝑢𝑏

= 𝐶

₁

∙ 𝐼

_𝐷

∙ exp (

−𝛽𝑖 𝐸_𝑚

)

,

(3.1)

ここで、C1とβ_iはインパクトイオン化のパラメータである。Emは、インパクトイオ ン化に指数関数的に依存する。基板端子のない LDMOS の場合、インパクトイオン化 した電子や正孔は低濃度ドレイン領域に達する。したがって、ホットキャリア注入によ る劣化はインパクトイオン化の生成メカニズムと同様な依存関係に従う可能性がある と考えられる。上記で述べたようにn チャネル LDMOS のホットキャリア注入による 劣化を、ドリフト領域のキャリアの減少によるドレインドリフト抵抗 Rdriftの増加と近 似して考える［8］。Rdriftの増加量は横方向最大電界と相関がある。また、ドリフト抵抗 劣化モデルは時間に依存する。Rdrift の増加量は次の式（3.2）ように導出できる。 ドレイン領域（主な劣化領域）

29 Δ𝑅_{𝑑𝑟𝑖𝑓𝑡} 𝑅𝑑𝑟𝑖𝑓𝑡

= 𝐴

1

⋅ exp (

−𝜏 𝑡

) + 𝐴

2

∙ exp (

−𝜏𝛾 𝑡

)

,

(3.2) ここで、A1、A2、およびγはデバイス固有のパラメータであり、t はストレス時間、τ はバイアスおよび幾何学的形状に依存するパラメータである特性時間である。式（3.2） 内のτは式（3.3）のように表される。 αはデバイス固有の経験的フィッティングパラメータであり、W はデバイス幅、n は 近年のナノメートルプロセスデバイスに使用される係数であり、λはキャリアがエネル ギー散乱する前に電界内を移動できる平均自由行程、そして∅bは電子がSi-SiO2のエネ ルギー障壁を乗り越えるために必要なエネルギーである。式（3.3）の第 1 項は、スト レス測定に基づいて修正したものであり、第2 項は［21］を含む MOSFET の劣化モデ ルに広く用いられている。 ピーク電界に対するゲート‐ソース間電圧（Vgs）およびドレイン・ソース間電圧（Vds） のストレスバイアス電圧依存性から、本研究では物理的な最大電界モデルを開発した。 図3.1 の LDMOS 構造を用いてポワソン方程式を解くことによって物理的に導出され る最大電界モデルを適用した。そのモデルは

𝐸

_𝑚

≡ |−

𝜕𝜙𝑓(0) 𝜕𝑥

| = √𝛼

(−𝛽 𝛼+𝜙0) cosh(√𝛼𝐿)+(𝑉𝑑𝑠+ 𝛽 𝛼) sinh √𝛼𝐿

,

(3.4)

と表すことが出来る。ここで、αとβは以下の式で表される。

𝛼 =

𝜀

0

𝑡

₁

𝑡

_𝑓

𝜀

_𝑠𝑖

+

2

𝑡

₁2

(3.5)

𝛽 = −

𝑞 𝜀𝑠𝑖

[𝑁

𝑑

+ 𝑁

𝑠𝑢𝑏

(

𝑡2 𝑡1

)

2

]

,

(3.6)

t1はNdの均一なドーピング濃度を有するエピ層の厚さであり、t2はドーピング濃度 Nsubを有する基板空乏層の厚さであり、tfは誘電率ε_oxを含む酸化物層の厚さであり、x およびy はシリコン表面に対する水平位置および垂直位置を示す。

𝜏 = (

𝛼⋅𝑊 𝐼𝐷

)

𝑛

⋅

𝜙𝑏 𝐸𝑚𝜆

∙ exp (

∅𝑏 𝐸𝑚𝜆

)

,

(3.3)

30 ポワソン方程式の境界条件は、次の式（3.7）のように表される。

𝜙

_𝑓

(0) = 𝜙

0

= 0 , 𝜙

𝑓

(𝐿) = 𝑉

𝑑𝑠

,

(3.7)

∅fは表面電位関数である。x = 0における表面電位、∅0はゼロにすることは出来ない。 Vgsと Vdsに依存する関数であると考えられる。しかし、関数を表面電位としえｔ定義 されている場合、微分方程式は解析的に解くことが出来ない。∅0は、境界条件における VgsおよびVds依存性を含む経験式に置き換えられる。 開発したモデルは

𝜙

₀

= 𝑑

₁

log (

𝑉𝑑𝑠 𝑑2

) − [1 − exp (

𝑉𝑔𝑠−𝑉𝑡ℎ 𝑅

)]

,

(3.8)

と表せる。ここで、d1、d2、R はフィッティングパラメータである。

31

3.4

シミュレーション

3.4.1 シミュレーションフロー

本研究ではループバックなして回路の信頼性をシミュレートするための方法を新し く検討している。図3.4 に示すように非常に簡単で直感的な経年劣化回路シミュレーシ ョン方法を用いた。HiSIM-HV モデルはフレッシュな特性についての n チャネル LDMOS デバイスをシミュレートするために適応されている、Rdrift は HiSIM-HV モ デルに内部変数として存在するため、ストレスデバイス特例は本研究の Rdrift 劣化モ デルを実装することによってシミュレートされる。我々は劣化モデルの有効と無効を切 り替えるスイッチパラメータを定義した。経年劣化モデルパラメータの抽出には静的バ イアスと温度ストレス測定値が使用され、過渡特性ストレスシミュレーション用にパル ス信号からRMS バイアスが計算される。 図3.6 回路信頼性シミュレーションで使用されるシミュレーションフローの概略図

32

3.4.2

SPICE への実装

本研究で開発した新たな劣化モデルは、SPICEC ソースコードの HiSIM-HV モデル に実装可能である。図3.6 に示すような信頼性シミュレーションフローを実行すること により、モデルパラメータを抽出するために、フレッシュなLDMOS デバイスの I-V お よび C-V 測定を実行し、モデルパラメータを抽出することが出来る。すべての DC お よびキャパシタンスモデルのパラメータは正確に抽出され、最適化されている。我々の モデルの劣化パラメータを抽出するため、LDMOS デバイスのストレス測定値を得た。 詳細な手順は以下より示す。 しきい値電圧劣化（∆Vth）の式は以下のように表し、実装した。

∆𝑉

_𝑡ℎ

=

𝐶

_𝐻𝐶𝐼

∗ 𝑡

1 1+𝑛𝑥_, (3.9)

CHCIとnxはフィッティングパラメータである。DC HCI MOSFET モデル［9］にし

たがって、これは無視できるほど小さい値と考えられる。

3.4.3 ストレス測定と劣化シミュレーション

ゲート酸化膜厚、チャネル長、チャネル幅がそれぞれ 11.5nm、0.4μm、500μm の LDMOS を作製し、フレッシュ及びストレス Ids－Vgs、Ids－Vds特性を測定した。393K の温度で31,620 秒間、ゲートおよびドレインにストレス電圧を供給した。ストレス付 与プロセスの間、周期的にI-V 測定を行った。また使用した劣化パラメータに関しては、 ストレス／フレッシュDC I-V、Idmax-time 測定の結果を使用して抽出される。

以下の図に示されている劣化シミュレーションは、n チャネル LDMOS 特性を推定 するのに十分正確である。図3.8 では、飽和領域におけるストレスシミュレーション曲 線の角度は不正確である。正しいシミュレーションを行うためには、追加のHiSIM-HV パラメータを追加して抽出し直す必要がある。

33

図3.7 n チャネル LDMOS のフレッシュ／ストレス Ids－Vgs 特性

34 次に示す図3.9（a）および（b）に示すように、シミュレーション結果は短時間・長 時間の両方でストレス測定結果と一致している。ここで、IdmaxはVgs = 6 V でのドレイ ン電流である。各記号はストレスをかけたときの測定値、直線はストレスを加えたシミ ュレーション、波線はフレッシュなシミュレーション結果を示す 10 100 1000 10000 12 13 14 V_ds = 24.0 V V_ds = 21.6 V Idm a x [mA] time [Sec] V_ds = 19.2 V （a） 5000 10000 15000 20000 25000 30000 35000 40000 12 13 14 V_ds = 24.0 V V_ds = 21.6 V Idm a x [mA] time [Sec] V_ds = 19.2 V （b） 図3.9 フレッシュ/ストレス Idmax vs n チャネル LDMOS ストレス時間特性 （a） 対数時間 （b）線形時間

35

3.5

回路シミュレーション

3.5.1 回路によるモデルの検証

回路検証のために、図 3.10 に示すような極めて単純な DC-DC コンバータ回路を用 意した。劣化前のフレッシュな値をシミュレーションによって得た後、n チャネルの LDMOS のパルスストレスゲート電圧をモニタする。図の回路ではパルスバイアスが n チャネルLDMOS のゲートに供給される。このパルスバイアスについて、パルス周期、 立ち上がり時間、立ち下がり時間、遅延時間、幅、振幅はそれぞれ、4.5μs、1ns、1ns、 1ns、2μm、15V である。 図3.10 基本 DC-DC コンバータの等価試験回路

V

out

36

3.5.2 シミュレーション結果

n チャネル LDMOS の一定のドレイン電圧はストレスドレイン電圧とする。これら ２つのストレス電圧を設定した後劣化モデルパラメータを有効にし、ストレスシミュレ ーションを実行した。最終的なフレッシュ／ストレス シミュレーション結果を図 3.11 に示す。出力電圧Voutの低下が明確に観測できた。 図3.11 テスト回路シミュレーションにおけるフレッシュ／ストレス Vout波形

37

3.6

まとめと考察

LDMOS 構造を用いてポワソン方程式を解くことによって、以前までの研究において課 題であった最大電界モデルの導出を検討し、それを半経験的方程式で修正した。n チャネル LDMOS の新しいドレインドリフト領域抵抗（Rdrift）劣化モデルを開発し、ストレス測定 で検証を行い、シミュレーション結果として十分な結果が得られることを確認した。誤差が 大きかった図 3.8 のピンチオフ領域に関して正しくシミュレーションできるようにするに はHiSIM-HV モデルのパラメータを追加し、モデルを複雑化させ再度抽出が必要であると 考える。また、ループバックなしで回路の信頼性をシミュレートする手順を示した。新しい モデルと手順を用いて、基本的DC-DC コンバータ回路の経年劣化シミュレーションを行っ た。回路シミュレーションにおいても検討したモデルは有効であり、ストレスシミュレーシ ョンが可能であることを確認した。 今後の課題としては、RF アナログ回路設計のため、AC 及び過渡特性評価の検討が必要 である。この点が不十分であるため実用化に向けてはまだ課題が多いと考える。

38

第4章 まとめ

4.1

本研究のまとめ

本論文では前半に、ピンチオフ点における速度飽和のパラメータνsatの新しい抽出方 法の研究に取り組んだものである。BSIM4 モデルに基づいてνsatのモデル式を提案し、 各パラメータの抽出法の提案、最終的には導出した値を用いて SPICE によってシミュ レーションを行った。BSIM4 モデルに基づいた近年のプロセス･デバイスにも応用可能 な方法である。本手法によるνsatの抽出は、MOSFET 以外にも、LDMOS や GaN などの多く

の電界効果トランジスタで用いることが可能である。 本論文の後半では、LDMOS 信頼性シミュレーションの実現に向け、回路シミュレー タでホットキャリア注入による劣化現象を予測するための、劣化モデルの研究に取り 組んだものである。劣化モデル式の提案、HiSIM-HV モデルを用いてパラメータの抽出 を行い、最終的にデバイスの劣化シミュレーションに加え回路シミュレータでの検証 を行った。今回検証した部分に関しては十分な結果が得られたが、交流特性や過渡特 性についても議論することが実用化へ向けた課題である。

39

4.2

謝辞

本研究を進めるにあたり、所属研究室の小林春夫教授によりご指導、ご鞭撻賜りま したことを厚く御礼申し上げます。ならびに群馬大学小林研究室 客員教授をご退職さ れてからもご厚意で研究に関してご指導いただき、懇切丁寧なご助言で本研究を適切 な方向へ導いてくださいました帝京平成大学 青木均教授に、心より御礼申し上げま す。また、所属研究室の石川信宣技官には研究や生活を進める上での様々なアドバイ スやサポートをいただきましたことを深く感謝いたします。同研究室、同研究チーム の先輩方よりアドバイスやご指導をいただきましたこと、感謝いたします。 また、修士論文の提出にあたり、主査の尹友准教授、副査の松田順一客員教授より 様々なご助言いただきましたことを感謝申し上げます。 本研究を進める上で研究室での３年間の生活おいて、関わって下さったすべての 皆様に感謝申し上げます。誠にありがとうございました。

40

4.3

参考文献

[1] https://www.slideshare.net/TsuyoshiHorigome/foryou-6538832（2019/02/04） [2] http://www.nature.com/news/the-chips-are-down-for-moore-s-law-1.19338 （2019/02/02） [3] https://www.sony-semicon.co.jp/products_ja/quality/pdf/Handbook_j_201812.pdf（2019/02/04） [4] 青木均， 嶌末政憲，川原康雄，「CMOS モデリング技術」，丸善出版，2006． [5] R. J. Schreutelkamp, L. Deferm, “A New Method for Measuring the Saturation

Velocity of Submicron CMOS Transistors”, Solid-State Electronics, vol. 38, no. 4, pp.791-793(April1995)

[6] R. Takahashi, H. Aoki, N. Tsukiji, M. Higashino, S. Shibuya, K. Kurihara, H. Kobayashi, “Velocity Saturation Calculations for 90nm MOSFET Modeling in Saturation Regions”,8thInternational Conference on Advanced Micro-Device Engineering, Kiryu (Dec.2016).

[7]

http://ngspice.sourceforge.net/external-documents/models/BSIM480_Manual.pdf（2019/02/06）

[8] https://www.aist.go.jp/aist_j/press_release/pr2004/pr20041125/pr20041125. html（2019/02/06）

[9] E. Maricau and G. Gielen, Analog IC Reliability in Nanometer CMOS, Springer Science Business Media New York (2013).

[10] M. A. Belaid and K. Ketata, "Hot-carrier effects on power RF LDMOS device reliability," 14th International Workshop on Thermal Investigation of ICs and Systems, pp. 123-127, Rome, Italy (Sept. 2008).

[11] G. T. Sasse, J. A. M. Claes and B. De Vries, "An LDMOS hot carrier model for circuit reliability simulation," IEEE International Reliability Physics Symposium, pp. 5D.5.1-5D.5.6. Waikoloa, HI (Jun. 2014).

[12] J.F. Chen, K-S. Tian, S-Y. Chen, K-M, Wu, C.M. Liu,“On-resistance degradation induced by hot carrier injection in LDMOS transistors with STI in the drift region,” IEEE Electron Device Lett. , vol. 29, pp. 1071-1073, Sep. 2008.

[13] 河野憲司，高橋茂樹，氷見啓明，樋口安史「車載用 LDMOS の ESD サージシミュ レーション」，デンソーテクニカルレビューVol.10 No.2，2005

[14] http://www.el.gunma-u.ac.jp/~kobaweb/warehouse/2014-6aoki-MOSFET-1.pdf（2019/02/05）

41 [15] https://www.hisim.hiroshima-u.ac.jp/（2019/02/05） [16] https://www.renesas.com/ja-jp/doc/products/others/r51zz0001jj0200.pdf （2019/02/05） [17] https://www.jstage.jst.go.jp/article/oubutsu1932/60/11/60_11_1099/_pd f（2019/02/05）

[18] P. Moens, et al,: “A Comprehensive Model For Hot Carrier Degradation in LDMOS Transistors”, IEEE International Reliability physics

symposium,pp.492-497, (2007)

[19] Chenming Hu, "Lucky-electron model of channel hot electron emission," International Electron Devices Meeting, pp. 22-25, Washington, D. C. (Dec. 1979).

[20] C. Hu, S. C. Tam, F. Hsu, P. K. Ko, T.Chen, and K. Terrill, “Hot-Electron-Induced MOSFET Degradation-Model, Monitor, and Improvement,” IEEE Journal of SSC, vol. 20, no. 1, pp. 295-305.

[21] S. C. Sun and J. D. Plummer, "Electron mobility in inversion and accumulation layers on thermally oxidized silicon surfaces," IEEE Transactions on Electron Devices, vol. 27, no. 8, pp. 1497-1508, (Aug. 1980).

[22] Masashi Higashino, Hitoshi Aoki, Nobukazu Tsukiji, Masaki Kazumi, Takuya Totsuka, Haruo Kobayashi, : “Study on Maximum Electric Field Modeling Used for HIC Induced Degradation Characteristic of LDMOS Transistors”, IEEE 11th International Conference on ASIC, 2015

[23] 東野将史, 青木均, 築地伸和, 香積正基, 戸塚拓也, 新井薫子, 轟俊一郎, 小林春夫, :”高信頼性回路設計のための LDMOS 劣化モデルの研究”, 旭化成シン ポジウム, 2015 年 11 月 14 日

42

4.4

研究成果

4.4.1

第一著者

[1] Rino Takahashi, Hitoshi Aoki, Nobukazu Tsukiji, Masashi Higashino, Shohei Shibuya, Keita Kurihara and Haruo Kobayashi, “Velocity Saturation Calculations for 90 nm MOSFET Modeling in Saturation Regions,” P82, 3rd International Symposium of Gunma University Medical Innovation and 8th International Cpnference on Advanced Micro-Device Engineering,（Dec. 9, 2016） [2] 高 橋莉乃 , 青 木 均 , 築地 伸和 , 東 野 将 史 , 澁谷 将平 , 栗 原 圭 汰 , 小林 春夫， 「90nmN チャネル MOSFET での飽和速度パラメータ抽出の新アプローチ」，第 7 回電気学会合同研究発表会，（2017 年 3 月） [3] 高橋莉乃，青木均，築地伸和，東野将史，澁谷将平，栗原圭汰，小林春夫，「90nm NMOSFET の速度飽和パラメータ新抽出方法」，LSI とシステムのワークショップ 2017,（2017 年 5 月）

[4] Rino Takahashi, Hitoshi Aoki, Nobukazu Tsukiji, Masashi Higashino, Shohei Shibuya, Keita Kurihara, Haruo Kobayashi "A Novel Approach for Velocity Saturation Calculations of 90nm N-channel MOSFET,"International Conference on Mechanical, Electrical and Medical Intelligent System 2017 （Nov. 2017） [5] 高橋莉乃，青木均，築地伸和，小林春夫，「ドレイン抵抗劣化の新モデルを用いた

LDMOS 信頼性シミュレーションの提案」，第 8 回電気学会合同研究発表会，（2018 年3 月）

[6] Rino Takahashi, Hitoshi Aoki, Haruo Kobayashi, “Drain Drift Region Modeling of LDMOS Devices,” Asian Conference on Engineering and Natural Sciences 2019,（Jan. 2019）

4.4.2

共著者

[7] Keita Kurihara, Hitoshi Aoki, Nobukazu Tsukiji, Shohei Shibuya, Masashi Higashino, Rino Takahashi and Haruo Kobayashi, “Electron Mobility Modeling of AlN/GaN MIS-HEMTs with Embedded Source Field-Plate Structures,” P81, 3rd International Symposium of Gunma University Medical Innovation and 8th International Cpnference on Advanced Micro-Device Engineering,（Dec. 9, 2016）

43

[8] Masashi Higashino, Hitoshi Aoki, Nobukazu Tsukiji, Masaki Kazumi, Takuya Totsuka, Shohei Shibuya, Keita Kurihara, Rino Takahashi and Haruo Kobayashi, “Study on Hot Carrier Injection Model of LDMOS for Reliability Simulation,”

P83, 3rd International Symposium of Gunma University Medical Innovation and 8th International Cpnference on Advanced Micro-Device Engineering,（Dec. 9, 2016）

[9] 澁谷将平, 青木均, 坂入寛之, 黒田尚孝, 築地伸和, 栗原圭汰, 近松健太郎, 東野将 史, 高橋莉乃, 小林春夫, 中原健，「埋め込みソースフィールドプレートを有する AlGaN/GaN MIS-HEMT デバイスの小信号 AC 特性モデルの開発」，第 7 回電気学 会合同研究発表会，（2017 年 3 月）

[10] Yuki Ozawa, Takashi Ida, Shotaro Sakurai, Richen Jiang, Rino Takahashi, Haruo Kobayashi, Ryoji Shiota, ”SAR TDC ARCHITECTURE FOR ONE-SHOT TIMING MEASUREMENT, ” IEEE International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS), Xiamen, China (Nov. 6-9, 2017)

[11] Richen Jiang, Gopal Adhikari, Yifei Sun, Dan Yao, Rino Takahashi,Yuki Ozawa, Nobukazu Tsukiji, Haruo Kobayashi, Ryoji Shiota, Gray-code Input DAC Architecture for Clean Signal Generation,”IEEE International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS), Xiamen, China (Nov. 6-9, 2017)

4.4.3

受賞歴

1. ICMEMIS 2017 Best Presentation Award

Rino Takahashi, Hitoshi Aoki, Nobukazu Tsukiji, Masashi Higashino, Shohei Shibuya, Keita Kurihara, Haruo Kobayashi "A Novel Approach for Velocity Saturation Calculations of 90nm N-channel MOSFET,"International Conference on Mechanical, Electrical and Medical Intelligent System 2017 （Nov. 2017） 2. 第 8 回 電気学会東京支部栃木・群馬支所 合同研究発表会 優秀発表賞

高橋莉乃，青木均，築地伸和，小林春夫，「ドレイン抵抗劣化の新モデルを用いた LDMOS 信頼性シミュレーションの提案」，第 8 回電気学会合同研究発表会，（2018 年3 月）