PowerPoint プレゼンテーション

(1)

1

金山敏彦

国立研究開発法人産業技術総合研究所

シリコン集積回路を支える

ナノテクノロジー

ナノテクキャリアアップ特論 2019年 5月24日

ナノテクノロジー＝ナノ（原子・分子）レベルでの物質操作

(2)

半導体技術（シリコン技術）の驚異的な進展

2

現在のスマホの演算能力は、1980年代のスーパコンピュータをしのぐ

分類スーパーコンピュータアプリケーション プロセッサ/GPU アプリケーション プロセッサ/GPU アプリケーション プロセッサ/GPU スーパーコン_ピュータ

名称 NEC SX-1 A6 (iPhone 5) A9(iPhone 6S) A10(iPhone 7) 京

発表年 1983年 2012年 2015年 2016年 2011年 CPUクロック _{170 MHz} _{1.4 GHz} _{1.85 GHz} _{2.34 GHz} _{2 GHz} 演算能力 570 MFLOPS GPU: 25.5 GFLOPS GPU: 172.8 GFLOPS A9より 50%高速 128 GFLOPS CPU数は88,128個： 128 G×88 k = 11 P 銅配線＜100 nm 半導体チップ

半導体集積回路とは

(3)

ムーアの法則

3

End of

Moore’s Law

2025～2030 ?

CPU単体ｺｱ性能

動作周波数消費電力ｺｱ数

集積度

ﾎﾟｽﾄﾑｰｱ

時代

Scaling:微細加工時代

Equivalent Scaling:

ナノテクノロジー時代

1μm .25μm.18μm 90nm 45nm 28nm 14nm 10nm 10μm

(4)

半導体集積回路とは

4 絶縁膜銅配線シリコン基板断面の電子顕微鏡写真 500 nm

FET (Field Effect Transistor)

電界効果トランジスタシリコンウェーハ（直径300mm) シリコン基板通常構造のMOSトランジスタ 2000年以降微細化と同時に構造と材料の進化 SiO₂⇒Hf酸化物 ソースドレインゲート：Si⇒金属（制御電極） 10-20 nm⇐10 μm 電流

Moore’s law（ムーアの法則）

：

半導体の集積度は1.5～2年ごとに2倍になる（1965年提唱）

⚫チップ面積

⚫機能／コスト

⚫スピード

⚫消費電力

(5)

5

動作原理：電気的特性が逆のトランジスタでCMOSを構成

絶縁膜銅配線シリコン基板ゲート絶縁膜

O

MOS FETトランジスタソースシリコン基板

_S

ドレインゲート

_M

ゲート長スイッチ

性能指標

⚫ I_on/I_off ⚫ しきい値電圧V_thの制御

デジタルＬＳＩの構成

◆ 論理演算：電気的スイッチ

◆ 記憶：スイッチ・キャパシタ

による電荷（電圧）の保持

◆ 情報伝達：電気配線

CMOSインバータ

(C: Complimentary) +V_DD

+

-+

-Not回路

I_off V_th しきい値電圧 I_d V_ｇ I_on

(6)

本日のキーワード：４つのAbilities

6

• 機能性 functionability: 性能

➢電流のスイッチ；オンは低抵抗、オフは小さな漏れ電流

• 制御性 controllability

➢構造と特性が常に均一に再現できる

• 信頼性 reliability

➢特性が変化しない

• 可塑性 reconfigurability

: ポストムーア世代に向けて

➢特性が可変である

新材料の採択要件

(7)

7

微細化の指導原理：スケーリング（比例縮小）則

パラメータスケーリング比寸法（ゲート長L_g 、チャネル幅W、ゲート絶縁膜厚t_ox） 1/S 接合深さ 1/S ドーピング濃度 S 電源電圧 1/S 集積密度 S2 空乏層厚さ 1/S 電界 1 電流 I～μ・(W／L_g t_ox)・V2 _1/S ゲート容量 C～ εL_g W／ t_ox 1/S ゲート遅延＝CV／I 1/S ゲート当たりの消費電力～V I 1/S2 ゲート絶縁膜 MOSトランジスタソースシリコン基板ドレインゲート ゲート長 L_g • これまでの技術の進展：微細化（スケーリング） – 高集積 – 高機能 – 高速 – 低消費電力 – 低価格／機能 – 高信頼性

スイッチ

性能指標

•I

_on

/I

_off

•しきい値電圧V

_th ドレインソース N_s Z E υ _{Normally off} ゲート電圧０のとき、オフ

+

半導体(S) 絶縁物(O) 金属(M) 界面準位＜1012_/cm2

(8)

高誘電率(High-k)ゲート絶縁膜の必要性と課題

L トランジスタの微細化ゲート絶縁膜の薄膜化シリコン基板入力端子出力端子制御端子ゲート L ｹﾞｰﾄ絶縁膜厚ｿｰｽﾄﾞﾚｲﾝﾁｬﾈﾙ電流貫通電流の発生解決策 High-k (高誘電率）ゲート絶縁膜_{新材料の導入}

性能が

上がる

高速化低電圧化低消費電力化トランジスタ性能 ∝ 1 × ゲート長L_g 1 酸化膜厚T_ox MOS トランジスタ ゲート（M） ソースシリコン基板 （S） ドレイン電流 ゲート酸化膜（O） Input Output T_OX L_g 制御電圧

HfO

₂ 2.1 nm 界面層 0.75 nm Si基板課題 ◆界面SiO₂層の発生 ◆しきい値電圧のシフト ◆キャリア移動度の低下 ◆信頼性

候補材料：HfO

₂

(Si,N)

比誘電率～20

V

_th

=

V

_FB

+

_{e e}

T

ox

4 q

e e

_s ₀

N

_a

j

_B

+

2 j

_B しきい値電圧

(9)

9 1 原子層の酸化 ２原子層の酸化３原子層の酸化

SiO

₂

膜：シリコン基板の熱酸化で形成

Siの酸化過程：原子層ずつ進行ゲート絶縁膜ゲート長L_g STI STI シリコン基板ソースドレイン Layer-1 Layer-2 Layer-3 Layer-4 Layer-5 H H O Si 界面 Si O2 Si H-termination H-termination Layer-6 Den sity of state s (sta tes/ eV )

(a)

(b)

(c)

Band gap 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-6 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-5 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-4 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 Layer-3 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 Layer-2 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 E (eV) Layer-1 Layer-1 Layer-2 Layer-3 Layer-4 Layer-5 H H O Si 界面 Si O2 Si H-termination H-termination Layer-6 Layer-1 Layer-2 Layer-3 Layer-4 Layer-5 H H O Si 界面 Si O2 Si H-termination H-termination Layer-6 Den sity of state s (sta tes/ eV )

(a)

(b)

(c)

Band gap 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-6 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-5 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-4 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 Layer-3 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 Layer-2 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 E (eV) Layer-1 Band gap 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-6 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-5 0.0 0.2 0.4 0.6 0.8 1.0 -6 -4 -2 0 2 4 6 Layer-4 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 Layer-3 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 Layer-2 0.0 0.5 1.0 1.5 2.0 -6 -4 -2 0 2 4 6 E (eV) Layer-1 図①-7 SiO₂/Si(001)の理想界面ﾓﾃﾞﾙ構造と電荷分布を(a)、 (b)に示す。(c)に各層毎の電子の状態密度を表示。界面から離れるにつれ、バルクの状態に推移することがわかる。 j_B B a i k T q N n = ln( )

V

_th

V

_FB

T

ox

q

N

ox s a B B

=

+

e e

₀

4 e e

0

j

2 j

しきい値電圧 Si(001)-2x1 O₂

(10)

Key Technology：原子層堆積 ALD (atomic layer deposition)法

高誘電率絶縁膜(MO

₂

)の原子層堆積: MR

_x

+ 2 H

₂

O

CVD

(Chemical Vapor Deposition)

シリコン基板反応容器（真空容器）熱反応による付着膜ヒーター原料ガス廃ガス

原子レベルの表面・界面反応制御

と、それを支える装置・材料・計測分析・シミュレーション

原子層堆積 ALD (atomic layer deposition)法および、原子層エッチング Si基板 Si M O O O O O O O M M O O O O O Si Si H H Si基板 Si M O O O O M M O O H H H H H H O O O O O O Si Si H HO H HO H R M M R R R R H H H H H H Si基板 Si O O O O O O Si Si M R R R R Si基板 Si O O O O O O Si Si M R R M R R M R R H R R R R R R R H H H H H HO M R R R R

(11)

11

High-k界面におけるダイポール層の存在

3.8 4.2 4.6 5.0 5.4 3.8 4.2 4.6 5.0 5.4

_{m, eff} on SiO₂ (eV)



m, e ff

on HfO

x

(N)

, Hf

O

2

(eV)

n

+

poly

p

+

_poly

PtSi

NiSi

Pt

PtSi

_x Depinning line

(x=0.3)

PtSi

x

ダイポールモーメント

High-k

SiO

₂

Si

ゲート

電極

T. Nabatame et al., IEDM 2004 p.83

ゲート電極の実効仕事関数

(12)

金属ゲート電極の必要性

多結晶Siゲート電極空乏化(0.5 nm)

Ni（またはCo）シリサイド Salicide (Self-aligned silicide) process

SiO

₂ E₀

Si 基板

W

_inv

: 反転層の厚み

多結晶Si

ゲート

E_F E_F

M O S

C

_poly

C

_ox

C

_inv

反転層容量

ゲート

空乏層容量

ゲート電極中の空乏領域 MOS構造のゲート容量多結晶Siゲート電極 Ni（またはCo）金属電極

Vg=V

_ゲート

+V

_絶縁膜

+V

_Si基板

V

_絶縁膜

V

_ゲート

V

_Si基板

(13)

13

High-k/メタルゲート構造

TiN Poly TiN Poly nMOS pMOS HfO2 HfO2 SiON SiON La2O3 Al2O3 H. Shinohara,et al., SSDM 2009

La

Hf

N

Vo

Oi

O

High-k

IL

+

-

＋

ー

TiN

Si

0～1nm

1～2nm

3～20nm

～50nm

20nm

O

2008 Symposium VLSI Technology

Intel

nMOS pMOS

(14)

TED: Transition enhanced diffusion

イオン注入後の短時間活性化アニール

熱処理による結晶欠陥の回復が必要短時間加熱の採用：1000～1300℃ ヒータ炉（分） ⇒ハロゲンランプ（秒） ⇒ミリ秒アニール（Xeフラッシュランプまたは赤外線レーザ：1～10 ミリ秒）加速した不純物原子のイオン ◆ Off時の漏れ電流を止める ◆ ドレイン電圧の影響を抑制仕事関数の熱処理による変化 (H. Yu et al., IEEE EDL 2004)

(15)

従来のGate First process

ゲート後作り (Replacement Metal Gate)プロセス

15

2008 Symposium VLSI Technology

Intel

nMOS pMOS

絶縁膜での埋め込み CMP (Chemical Mechanical Polishing)

ダミーゲートの除去

CMP (Chemical Mechanical Polishing)

High-k膜・メタルゲートの堆積ダミーゲート(多結晶Si)

チャネルにひずみを効果的に加える

(16)

High-k/Metalゲートスタックのしきい値不安定

16

A. Tsiara (Leti), J. Vac. Sci. Technol. B 35, 01A114 (2017)

HK SiO₂ ～1nm

～2nm

High-k/metal gate stack

Metal Vth adjust 5 nm FinFET ～5 nm 厚めのIL 十分なアニール多層構造 ×× × HT: 1050℃ LT: 600℃

TiN/HfO₂/SiO₂ EOT=1.02-1.1 nm

BTI (Bias Temperature Instability) トランジスタ動作による欠陥の生成

(17)

微細化の原動力：リソグラフィ技術＋表面反応制御

Numerical aperture: NA＝ｎ sinθ、ｎ：媒体の屈折率解像度＝k1×λ/NA 水

n

=1.44@λ=193 nm ⇒ λ/

n

=134 nm マスク縮小投影露光光学系照明光照明光学系

Double (Quadruple) patterning

ALDの活用 (Sekiguchi, IEDM2016 short course)

液浸（一重）露光 液浸 ArF エキシマ露光（65 nmから） 照明マスク設計パターン 17

0.6λ/NA

超解像技術多重（2重）露光非線形特性を持つレジスト材料が必要

(18)

原子レベルの欠陥の影響が顕在化する

ポーラス Low-k 絶縁膜の信頼性空孔形成劣化・断線不純物原子の離散性統計的ばらつき形状ばらつき凹凸

⇒ 最適材料・構造の選択

原子レベルの制御・無欠陥化

特性ばらつきの顕在化

微細配線での電気抵抗上昇・信頼性低下 -0.80 -0.60 -0.40 Vth 65nm世代のPMOSFET しきい値電圧バラツキ：σ～28mV チャネル不純物数の統計的バラツキに起因 MIRAIプロジェクトロバストトランジスタグループ Ralls, et al. PRL 52,228(1984) 小数の動作電子がトラップされることによる Random Telegram Effect （1/fノイズ）

×× ×

界面準位への電子のトラップ

(19)

立体チャネル構造によるゲートの静電支配力の強化

19 ゲート電極の静電支配力向上シリコン基板平面構造のMOSトランジスタソースドレイン 30 nm 電流立体構造トランジスタ（マルチゲート:FinFET) <20 nm 立体形状に加工しひずみを加えたSi ソースドレイン ◆ オフ時の漏れ電流の低減 ◆ しきい値電圧ばらつきの主要因である不純物ドーピングを不要に FinFET: 2011年～

GAA (Gate all around)

ナノワイヤトランジスタ

ゲート電極ゲート絶縁膜

チャネル

ナノワイヤ（3-5nm世代?)

(20)

配線構造の微細化

層間絶縁膜

銅配線

配線の遅延：RC遅延

L（インダクタンス）成分は小さい配線長の２乗に比例微細化：1/S倍 ⇒抵抗：S2 静電容量：1 Low-k (低誘電率）絶縁膜

現状 k～2.4-2.8

銅配線銅配線ナノポーラス（多孔質）シリカ膜堆積（PVD）銅メッキ _CMP (Chemical-Mechanical Polishing) Cu Cu Seed TaN/Ta Barrier リソグラフィードライエッチングダマシンプロセス

(21)

微細銅配線技術の課題：比抵抗上昇

配線幅 (nm) 10 100 1000 8.0 6.0 4.0 2.0 0.0 抵抗率 (μΩ cm ) Al λ_MFP=14 nm Cu λ_MFP=45 nm Cu バルク Al バルク

Size Effect Model

～ﾊﾞﾙｸ x 2.5 50 500 CuとAl配線の実効抵抗率の配線幅依存性実効抵抗率微細化により、結晶粒界および配線表面での散漫散乱が支配的になる界面や粒界の構造制御により改善可能

17 nm幅 Cu配線

材料電気抵抗率 (μΩ cm) 平均自由行程 (nm) 融点 (℃) Cu 1.678 39.9 1083 Al 2.650 18.9 660 W 5.28 15.5 3410 Co 6.2 11.8/7.77 1495 Ru 7.8 6.59/4.88 2500

Gall, J. Appl. Phys. 119, 085101 (2016)

Cu薄膜による測定値

•surface specularity coefficient～0.48

•grain boundary reflection coefficient～0.26

Barmak, J. Vac. Sci. Tech. A 32, 061503 (2014)

21

(22)

LSI多層配線技術の課題

ストレスマイグレーション

エレクトロマイグレーション

Cu

Low-k ILD

（層間絶縁膜） × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × ×× × × × × × × × ×× × × × × × × × ×

Cu

× × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × × ×

信頼性が保てない

Via導通不良ｽﾄﾚｽﾏｲｸﾞﾚｰｼｮﾝによる信頼性不良配線層間リーク大、ショート界面剥がれｴﾚｸﾄﾛﾏｲｸﾞﾚｰｼｮﾝによる信頼性不良

0.5mm

SiN

TaN

Cu

void

0.5mm

SiN

TaN

Cu

void

配線側壁、SiN膜直下など

「

界面

」での拡散

金属原子

void

1μm 小川真一氏（Selete）

(23)

23 (ITRS2005) Year : Rule : Barrier : 2006 70-90 nm 5-6 nm 2010 45 nm <3 nm 2016 22 nm <2 nm

ILD Barrier Metal Ta/TaN Cu

配線構造（バリア膜）のロードマップ

層間絶縁膜 Cu配線

Cu

+ e -層間絶縁膜への銅イオンドリフト銅原子のマイグレーション抑制 ⇒ バリア膜が必要自己形成MnSixOyバリア層(2nm)（東北大学小池） Mn／Cu合金からのMnの析出 10-1 100 101 102 103 104 105 10-5 10-3 10-1 101 Curr ent density [A/cm 2 ]

Stress time [sec]

Cu WSin Ta

TDDB (Time dependent dielectric breakdown)の例

Okada, IEDM 2017

Cu

Cuイオン

SiO₂

(24)

回路・アーキテクチャによる限界の回避

24 CPUのノイマン・アーキテクチャメモリとプロセッサ間の情報伝送がボトルネックになる演算回路 ⚫ 制御 ⚫ 演算処理

メモリ

⚫ プログラム ⚫ データ i

neural net: y = f(∑w

_i

x

_i

+ b)

f : シグモイド関数

⇒ 特定の目的に専用の回路

による高速・低消費電力化

深層学習 (Deep Learning)

・学習：大量のデータ (big data)に適合するように、重み

_w

iの最適値を求める・推論：学習した

_w

iの値を用いて、入力データから出力を計算する ⇒ 大規模な計算が必要（特に学習）

新方式の候補例

➢ 再構成(Reconfigurable)回路 ➢ In-memoryコンピューティング ➢ 近似計算(16 bit, 8 bit, それ以下） ➢ アナログ ➢ 脳型(neuromorphic)コンピュータ

(25)

不揮発性抵抗変化メモリ

25 H. Y. Lee, IEDM 297 (2008)

Ti/HfO

2

/TiN

TiO

2

TiN, Pt

HfO

2

, Ta

₂

O

₃

TiN, Pt

Cu, Ag

酸素空孔

Pt

固体電解質:Cu

₂

S, SiO

_x

, Ta

₂

O

₃

金属イオン

性能指標 ◆ オン／オフ抵抗比 ◆ 保持時間(retention) ◆ 書き換え回数(endurance) ◆ 書き込みエネルギー = 電圧・電流・時間

Cu in Cu

₂

S

(26)

Cu原子移動型ナノブリッジスイッチ

26 +V _-V Pt Pt Cu Logic Cell Logic Cell Logic Cell Logic Cell Logic Cell Logic Cell Logic Cell Logic Cell 論理回路再構成可能ＬＳＩＯＮ状態ＯＦＦ状態回路切り替えブロック３端子原子移送型スイッチ素子の構造と動作 +V _-V Pt Pt Cu Logic Cell Logic Cell Logic Cell Logic Cell Logic Cell Logic Cell Logic Cell Logic Cell 論理回路再構成可能ＬＳＩＯＮ状態ＯＦＦ状態回路切り替えブロック３端子原子移送型スイッチ素子の構造と動作図９三端子原子移動型スイッチ素子 を利用した論理回路再構成可能LSI

• 10年以上のオフ信頼性

• オンオフ抵抗比 >10

5

• 書き換え回数 >10

3

N. Banno, VLSI Tech (2010) M. Tada, IEDM (2011) K. Okamoto, IEDM (2011)

Cu

固体電解質

Cu

₂

S⇒Ta

₂

O

₃

⇒TaSiO

_x

⇒有機Siポリマー

FPGA (再構成可能LSI)

RuTi/TiN

AlTiCu合金

(27)

27

WSi

_n

クラスター構造薄膜による金属/半導体接触抵抗低減

金属

と

半導体

の

中間的な

物質

を挿入

Si or Ge

極微細CMOS

駆動力を制限

接触面積が減少⇒接触抵抗が増加

本質的解決策

⇒

大

き

な

電

位

障

壁

界

面

状

態

金属

半導体

原子組成がほとんどSi

⇒

半導体基板と界面準位なし

⇒

高いピニング解除能力

遷移金属内包Siクラスター

の凝集材料

WSi

n

膜

0.3 0.4 0.5 0.6 0.7 0 5 10 15 0.3 0.4 0.5 0.6 0.7

Hole

SB

H

[e

V

]

1.1 eV

W/WSi

n

/p-Si

W/WSi

n

/n-Si

W/p-Si

0.7

0.6

0.4

0.3

0.4

0.6

0.7

0

10

15 Composition ratio n of WSi

n Okada, IEDM 2017

SBH: Schottky barrier height

W

n = 8

n = 9

n = 10

n = 12

Si

構造安定な

WSi

n

(n ≤ 12)クラスター

凝集

(28)

PowerPoint プレゼンテーション

金山 敏彦

国立研究開発法人 産業技術総合研究所

シリコン集積回路を支える

ナノテクノロジー

ナノテクノロジー ＝ ナノ（原子・分子）レベルでの物質操作

半導体技術（シリコン技術）の驚異的な進展

現在のスマホの演算能力は、1980年代のスーパコンピュータをしのぐ

半導体集積回路とは

ムーアの法則

End of

Moore’s Law

2025～2030 ?

CPU単体ｺｱ性能

集積度

ﾎﾟｽﾄﾑｰｱ

時代

Scaling:微細加工時代

Equivalent Scaling:

ナノテクノロジー時代

半導体集積回路とは

Moore’s law（ムーアの法則）

：

⚫チップ面積

⚫機能／コスト

⚫スピード

⚫消費電力

動作原理：電気的特性が逆のトランジスタでCMOSを構成

O

S

M

性能指標

デジタルＬＳＩの構成

◆

論理演算：電気的スイッチ

◆

記憶：スイッチ・キャパシタ

による電荷（電圧）の保持

◆

情報伝達：電気配線

CMOSインバータ

+

-+

-Not回路

本日のキーワード：４つのAbilities

• 機能性 functionability: 性能

➢電流のスイッチ；オンは低抵抗、オフは小さな漏れ電流

• 制御性 controllability

➢構造と特性が常に均一に再現できる

• 信頼性 reliability

➢特性が変化しない

• 可塑性 reconfigurability

: ポストムーア世代に向けて

➢特性が可変である

新材料の採択要件

微細化の指導原理：スケーリング（比例縮小）則

スイッチ

性能指標

•I

/I

•しきい値電圧V

+

高誘電率(High-k)ゲート絶縁膜の必要性と課題

性能が

上がる

HfO

候補材料：HfO

(Si,N)

比誘電率～20

V

=

V

+

e e

T

4

q

e e

N

j

金山敏彦

国立研究開発法人産業技術総合研究所

ナノテクノロジー＝ナノ（原子・分子）レベルでの物質操作

_S

_M

_{e e}

_poly