SlitA2013の性能評価結果を受けて、次期バージョンのデザインを行った。プロセスに
はSilterra CMOS 0.18 µmを用いた。SlitA2013はタイムウォークが要求を満たしていな い、DACが正常に動いていない等いくつか問題を抱えていたが、改善の見通しは立って いる。そこで、読み出しASICの開発の次のステップとして次期バージョンSliT128Aで はアナログ部とデジタル部の混載回路としてデザインを行った。また、チャンネル数につ いても最終回路と同じ128チャンネルにした。
6.1 アナログ部
前試作機SlitA2013の問題点の改良、およびデジタル部との混載回路にするための修正
を行い、アナログ部SliTA2014のデザインを行った。その後回路シミュレーションを用い て動作、性能の確認を行った。
6.1.1 前試作機からの変更点
前試作機SlitA2013の評価結果からタイムウォークを改善する必要があった。信号の立
ち上がり速度が上がるようにプリアンプ·シェーパーの積分容量を変更した。
また、オフセットのばらつきも大きかったため、各チャンネル毎により詳細にスレッショ ルドを決定できるようにDACを4 bitから6 bitに変更した。
6.1.2 シミュレーションによる評価
Cadence IC6.1 spectre 11.0 BSIM4 modelを用いてシミュレーションを行った。128チャ ンネルの全体の回路から1チャンネルのみを取り出し、性能評価を行った。図6.1は横軸 が入力電荷、縦軸がコンパレータに入るアナログ波形の波高である。ゲインは85.2±0.1
mV/fCでありダイナミックレンジは12 fCであった。予想通り、ゲインを上げたことに
よりダイナミックレンジは小さくなっていた。ENCについては図6.2に示すようにCdet を検出器容量として、ENC = 14.7×Cdet+420となった。図6.3は入力電荷を変えたとき のパルス幅の変化で、10.8 fC以下の入力に対し要求である100 ns以下を満たす。タイム ウォークは実機での評価と同じようにテストパルスを入力した時間からコンパレータから 信号が出力されるまでの時間で評価を行った。図6.4に結果を示す。MIPが落とす電荷の 半分(1.8 fC)に相当する入力時と3 MIP相当の電荷(10.8 fC)入力時での時間差が4.8 ns となり、前バージョンより大幅に改善された。
Input charge [fC]
0 2 4 6 8 10 12 14 16 18
signal amplitude [mV]
0 200 400 600 800 1000
/ ndf
χ2 6028 / 6
p0 -90.01 ± 0.7792 p1 85.19 ± 0.1029
/ ndf
χ2 6028 / 6
p0 -90.01 ± 0.7792 p1 85.19 ± 0.1029 gain
図 6.1: シミュレーションによるゲインの見積もり
Cdet [pF]
10 15 20 25 30
ENC [electrons]
550 600 650 700 750 800 850
/ ndf
χ2 253.9 / 3
p0 420 ± 1.043 p1 14.68 ± 0.05312
/ ndf
χ2 253.9 / 3
p0 420 ± 1.043 p1 14.68 ± 0.05312 ENC
図 6.2: シミュレーションによるENCの見積もり
input charge [fC]
2 4 6 8 10 12 14 16 18
pulse width [ns]
40 60 80 100 120 140
pulse width
図 6.3: シミュレーションによるパルス幅の見積もり
input charge [fC]
2 4 6 8 10 12 14 16 18
time differences[ns]
509 510 511 512 513 514 515
timewalk
図 6.4: シミュレーションによるタイムウォークの見積もり
続いて、プロセスに起因する回路特性の変動を予測するために、トランジスタパラメー タを変化させて回路シミュレーションを行った。これはトランジスタが高速や低速ででき た場合の回路特性を与えてのシミュレーションであり、製造ばらつきに起因したトランジ スタの電気的特性などが含まれている。トランジスタの特性には以下の5通りを用いた。
• TT : Typical N/PMOS model
• FF : Fast NMOS and Fast PMOS model
• FS : Fast NMOS and Slow PMOS model
• SF : Slow NMOS and Fast PMOS model
• SS : Slow NMOS and Slow PMOS model
それぞれのパラメータを用いたときのゲイン、ENC、パルス幅、タイムウォークについ ての評価結果を表6.1にまとめる。ENCは検出器容量が30 pFのときの値、パルス幅は 3.6 fCの電荷入力時の値、タイムウォークは1.8 fC入力時と10.8 fC入力時の時間差を示 す。どのコーナーパラメータを用いても正常に動作しない等の現象はみられなかった。
表 6.1: 各コーナーパラメータでの性能
Coner Parameter ゲイン[mV/fC] ENC [electrons] パルス幅 [ns] タイムウォーク[ns]
TT 85.2±0.1 850.9±1.0 56.1 4.8
FF 84.3±0.1 834.1±1.0 53.9 4.4
FS 90.9±0.1 755.0±0.8 59.7 5.0
SF 77.7±0.1 1034.4±1.0 52.5 5.3
SS 89.2±0.1 845.7±0.9 59.7 5.4