タイムウォーク

ENC [electrons]

6000 800 1000 1200 1400 1600 1800

2 4 6 8 10 12 14

16pF 23pF

ENC all channels

図 3.9: すべてのチャンネルについてのENC

ns

SlitA からの出力

テストパルス入力

図 3.10: 3.6 fC相当のテストパルス入力時のSlitA2013からの出力

input charge [fC]

2 4 6 8 10 12 14 16 18

pulse width [ns]

40 60 80 100 120 140 160 180

pulse width

図 3.11: 入力電荷を変えていったときのパルス幅の変化

ス ッショ ド この時間差をタイムウォークと定義

図 3.12: タイムウォークの定義

矩形波の立ち上がり時間はその大きさに依存する。そのためトリガーとしてこのテストパ ルスそのものを用いてしまうと、この立ち上がり時間の差が測定に影響をおよぼすので、

ファンクションジェネレータから矩形波と同期して出力される信号をトリガーに用い、そ の信号を時間の基準とした。図3.13に測定結果を示す。

input charge [fC]

2 4 6 8 10 12 14 16 18

time differences[ns]

40 45 50 55 60 65

timewalk

図 3.13: 入力電荷を変えていったときのデジタル出力の時間の変化

0.5 MIP (1.8 fC)入力時と1 MIP(3.6 fC)入力時の時間差が7 nsある。2本のストリッ プの間に陽電子のヒットがあり、その落とす電荷が0.5 MIPずつに分割された場合に目標 の精度で時間測定がおこなえないことを意味している。明らかに要求を満たせておらず、

タイムウォークについては次期チップの開発で改善する必要がある。

3.1.6 DAC

DACは各チャンネルのスレッショルドをより詳細に決める役割を果たす。図3.14はそ の説明の概略図である。まず、全チャンネルのスレッショルドの参照用電圧として外部か ら電圧(Vref)を与える。SlitA2013の評価基板では3.14に示すように抵抗分割によって Vrefの値を決めるようになっていて、可変抵抗を用いてこの値を調整する。DAC内部に は6つの電流源がある。絶対値が最小のものが流す電流を±I_DAC とすると他はそれぞれ

±2IDAC、±4IDAC の電流源となっている。デジタルコントロールではDACに4 bit割り 当てられているが、それによってどの電流源から電流を流すか(3 bit)、どちらの向きに流

すか(1bit)を決定する。それぞれのチャンネルに2つのDACがついており、これらは完

全に反対の動作をする。これら2つのDAC間には5 kΩの抵抗がついており、DAC間で 電流をやり取りすることにより、スレッショルドの電圧を調整することができる。また、

I_DAC は外部から与えるバイアスによって調整可能である。

cm arat r A

A

kΩ

VR

Ω

Ω + 900 mV

− 900 mV I

A の電流源2I

A の電流源I

A の電流源

−I

A

の電流源−2I

A

の電流源−I

A

の電流源

図 3.14: DACによるスレッショルドの決定方法の概略図

まずは、DAC 1 bitあたり何mVのスレッショルドを変化させるか(つまりI_DACの値) を決定するために評価用基板に接続されている32チャンネルすべてについてオフセット を測定した。表3.2に結果を示す。最大で約150 mVオフセットの差がある。そこでDAC

1 bitあたり10.3 mVでスレッショルドが調整できるようにしたこれによってスレッショ

ルドを−112.1 mVから32.1 mVの間に設定できる。

つづいて、DACが正常に動作しているかの確認をch1をもちいて行った。このときで きるだけDAC以外の不定性を除くためVoffは比較的安定な0 mV (GND)に設定し、5 fC の電荷を入力した。まずは、アナログ出力で波高を確認し、波形の中心付近にスレッショ ルドがくるように参照用電圧(Vref)を調整した。その調整の様子を図3.15に示す。この ときベースラインが-36.8 mV、波高が98 mVであったので、Vrefを中心付近の7 mVに 設定した。

DACの値を変更しながらデジタルの出力を確認した。表3.3に結果を示す。デジタル 信号が確認できたときにはパルス幅を、信号がスレッショルドを越えていない場合はH、 常にスレッショルドを越えている場合(スレッショルドがベースラインを下回っている場

表 3.2: オフセットの測定値

ch オフセット [mV] ch オフセット [mV]

1 −58.7 17 −88.8

2 −97.6 18 −139.1

3 −98.9 19 −116.9

4 −58.6 20 −95.5

5 14.2 21 −52.5

6 −111.2 22 −76.6

7 −34.3 23 −81.8

8 −99.3 24 −55.8

9 −121.6 25 −10.5

10 −91.5 26 −44.4

11 −111.8 27 −147.0

12 −82.0 28 −80.3

13 −58.4 29 −142.0

14 −58.7 30 −83.6

15 −102.0 31 −83.3

16 −46.6 32 −118.8

0 V

e e v

e V

VR V

A を変化させながら
 デジタルの出力をみる

図 3.15: DACの動作確認

合がこれに相当する)はLと表示した。DACの先頭のbitは符号に相当し、1のときはス レッショルドは参照用電圧から上向きに変化し、0のとき下向きに変化する。

先頭ビットを1にしている場合の結果をみると、DAC値に応じてスレッショルドが上 がっているのが確認できる。デジタル信号が出なくなった所から推定される波高は85 mV から95 mVで、最大で10 mVずれている。これは5 bit変化させたときなので、DACは 予想値よりも最大で1 bitあたり2 mV程度大きくなっているようである。先頭ビットが 0の場合は、デジタル信号が確認できるはずのDAC値の場合でも信号が見えず、DACが 正常に動作していない。

表 3.3: DACの動作確認テストの結果

DAC bit 予想されるスレッショルド [mV] デジタル信号

1111 79.0 H

1110 68.7 H

1101 58.4 H

1100 48.1 14 ns

1011 37.8 22 ns

1010 27.6 30 ns

1001 17.3 39 ns

1000 7.0 48 ns

0000 7.0 48 ns

0001 -3.3 L

0010 -13.6 L

0011 -23.8 L

0100 -33.1 L

0101 -434.4 L

0110 -53.7 L

0111 -64.0 L

上の結果の原因を調べるため、Vrefの値とDACの値は固定したままにして、入力する テストパルスの大きさを変化させることで、そのときのスレッショルドの位置を調べた。

先ほどの結果から、先頭ビットを0にした場合はスレッショルドがベースラインを大きく 下回っている可能性があるため、逆極性の信号で評価を行った。Vrefは-1.7 mVに設定し た。入力するテストパルスの大きさを変えながらSlitA2013からのデジタル信号を確認し た。デジタル信号が見えなくなったとき、そのときのアナログ信号の波高を測定し、その 値をそのときのスレッショルドとした。

図3.16にこの測定によって見積もったスレッショルドの値を示す。DACの先頭ビット が1か0かでスレッショルドの変化の割合が異なっていた。この理由については5章の考 察で議論する。

DAC

-8 -6 -4 -2 0 2 4 6 8

Vth [mV]

-600 -500 -400 -300 -200 -100 0 100

Vth vs DAC

図 3.16: DAC値を変えたときのスレッショルドの変化