CLK̲HIGH
4.4 時間測定に対する性能評価
第4章 VME-EASIROC単体での性能評価 92
第4章 VME-EASIROC単体での性能評価 93
time (ns)
76 77 78 79 80 81 82 83
counts / 1 ns
0 1000 2000 3000 4000 5000
図4.19 MHTDC単体の時間分解能。
Function
Generator PA FS
Threshold
FPGA VME-EASIROC
EASIROC
MPPC Input
User output
V775
IN0
Delay CommonStop
図4.20 EASIROC内蔵Discriminatorの時間分解能測定回路。EASIROC内蔵の Discriminatorの時間分解能を外部のTDCによって測定する。
Discriminatorを経由して FPGAに送られる。FPGA内部にはこの信号をフロントパネ ルのUser outputに直結する回路を書き込む。User outputからの信号は外部TDCであ るV775[40]によって測定される。
この回路に対してファンクションジェネレーターを用いて、1 p.e.及び20 p.e.の電荷 を注入した。DiscriminatorのThresholdはそれぞれ0.5 p.e.、2.5 p.e. に設定した。20 p.e.はMIP粒子がファイバーに入射した際の検出光子数に相当する。
この結果を図4.21、図4.22に示す。これらの図から、入射電荷が1 p.e.の場合の時間
第4章 VME-EASIROC単体での性能評価 94 分解能として193 ps(σ)、20 p.e.の場合の時間分解能として160 ps(σ)という結果が得 られた。注入した電荷量が多くなることでFastShaper出力の立ち上がりが急峻になり、
ジッターが軽減する。そのため入射電荷が20 p.e.の方が時間分解能が良い結果となる。
time (ns)
17 17.5 18 18.5 19 19.5 20 20.5 21
counts / 35 ps
0 100 200 300 400 500 600 700 800
図 4.21 入 射 電 荷 が 1 p.e. の 場 合 の EASIROC の Discriminator の時間分解 能。
time (ns)
23 23.5 24 24.5 25 25.5 26 26.5 27
counts / 35 ps
0 200 400 600 800 1000
図 4.22 入 射 電 荷 が 20 p.e. の 場 合 の EASIROC の Discriminator の時間分解 能。
4.4.3 VME-EASIROC ボードの時間分解能
§4.4.1節及び§4.4.2節で測定した系を合わせることで、VME-EASIROCボードの時 間分解能を求めることができる。測定には図4.1の回路を使用した。
注入した電荷量は §4.4.2 と同様に 1 p.e. 及び、20 p.e. であり、Discriminator の Thresholdもそれぞれ同様に設定した。
その結果図4.23、図4.24に示す結果が得られた。このピークをガウス関数にてフィッ ティングすることによって、VME-EASIROCボードの時間分解能として、1 p.e.の場合 は633±3 ps(σ)、20 p.e.の場合は618±5 ps(σ)という結果が得られた。
4.4.4 multi-hit 分離能
本節ではMHTDCモジュールのmulti-hit 分離能に対する性能評価について述べる。
VME-EASIROCに実装されている TDCはMHTDCであるため、1つのイベント中 に複数の立ち上がりエッジ、立下りエッジの情報が記録される。しかし、あるパルス信号 から次のパルス信号の間の時間差が短過ぎる場合にはエッジの検出ができず、複数のパル ス信号が繋がった信号として記録されてしまう。このような現象が発生する原因について は§3.3.3.4にて議論した。
multi-hit分離能を測定するために、図4.25に示す回路を用いて測定を行った。 Func-tion Generator からの信号をFANIN/FANOUT で分岐させた後に、片方のみを遅延さ
第4章 VME-EASIROC単体での性能評価 95
time (ns)
194 195 196 197 198 199 200 201
counts / 1 ns
0 1000 2000 3000 4000 5000
図4.23 入射電荷が1 p.e.の場合の VME-EASIROC の Discriminator の時間分解 能。
time (ns)
187 188 189 190 191 192 193 194
counts / 1 ns
0 500 1000 1500 2000 2500 3000 3500 4000
図 4.24 入 射 電 荷 が 20 p.e. の 場 合 の VME-EASIROCのDiscriminatorの時間 分解能。
せ、FANIN/FANOUTで統合することによって2つの連続するパルス信号を作った。
Function Generator
VME-EASIROC FPGA
MHTDC
UserInput
Delay CommonStop
DIN[0]
CommonStop
FANIN/FANOUT FANIN/FANOUT Delay
図 4.25 multi-hit 分離能測定回路。Function Generator からの信号を FANIN/-FANOUTで分岐させた後に、片方のみを遅延させてFANIN/FANOUTで統合させ ている。
この時のパルス間隔∆t の定義を図4.26に示す。すなわち、1つ目のパルスのtrailing edgeから2つ目のパルスのleading edgeまでの時間をパルス間隔∆tと定義する。
Δt
図4.26 パルス間隔∆tの定義。1つ目のパルスのtrailing edgeから2つ目のパルス のleading edgeまでの時間をパルス間隔∆tと定義する。なお、図中の信号レベルは NIMである。
また、2パルス検出率εを以下の式で定義する。
ε = 2つのパルスがあると検出されたイベント数 全イベント数
第4章 VME-EASIROC単体での性能評価 96 パルス間隔∆tを変化させながら、2パルス検出率を測定した結果を図4.27に示す。パ ルス間隔∆tはオシロスコープにて測定をした。2パルス検出率 ε = 100%となる∆tの 下限値を、multi-hit 分離能と定義すると、このMHTDCのmulti-hit分離能は7.0 nsと なる。設計上のεと∆tの関係の予想である図3.39と比較すると似た傾向を示している ことが分かる。厳密に図3.39と等しくならない原因としてはFPGAのIOポートから 4 相クロックでキャプチャしているFFまでの配線遅延のばらつきが考えられる。
pulse interval (ns)
2 3 4 5 6 7 8 9 10
efficiency (%)
0 20 40 60 80 100
図4.27 MHTDCに入力した信号のパルス間隔∆tと2パルス検出率εの関係。
また、VME-EASIROCに実装されているMHTDCはleading edgeの取得とtrailing edge の取得に関して対称的な構造をしている。そのために、この multi-hit 分離能は 100%検出可能なパルス幅の下限でもある。