VME-EASIROC基板の写真を図3.1に示す。
また、VME-EASIROCのブロックダイアグラムを図3.2に示す。
第3章 VME-EASIROCボードの仕様 27
表3.2 EASIROC-test-boardの基本仕様とVME-EASIROCの基本仕様の比較。
VME-EASIROC EASIROC-test-board
FPGA Artix 7 Spartan 6
MPPC入力部の入力インピーダンス 100 Ω 50 Ω
保護ダイオード ○ ×
ADC Deadtime 12 µs 100 µs
Fastclear ○ ×
Pedestal suppression ○ ×
MHTDC Timewindow variable (0∼4 µs) fixed (1 µs)
DAQ SiTCP FPGA internal SOY
EventBuffer single double
Event tag ○ ×(only LSB)
基板規格 VME 6U Original
このVME-EASIROCボードは次に述べる部分からなる。
MPPC入力インターフェース
MPPCからの信号を100 Ωで終端してEASIROCに入力する。
アナログ信号処理部
MPPCからのアナログ信号を整形増幅・波高弁別してAD変換部・デジタル信号 処理部に送る。アナログ信号の処理は主にEASIROCによって行われる。
AD変換部
パイプライン型ADCであるAD9220を用いてEASIROCからの整形増幅された 信号の波高をデジタル変換する。
デジタル信号処理部
FPGAを用いADC、MHTDC、scalerのデータをSiTCP経由でPCに送信する。
トリガーインターフェース
VME-J0バスからのCOPPERトリガを受け取る。
データ転送インターフェース
Ethernet通信を利用しPCとデータのやり取りを行う。
以下ではそれぞれの部分についての詳細を述べる。
第3章 VME-EASIROCボードの仕様 28
図3.1 VME-EASIROCボードの写真
3.2.1 MPPC 入力インターフェース
MPPCインターフェースの回路図を図3.3に示す。図3.3の回路図はMPPC入力1ch だけのものである。実際には同様の回路が64ch分ある。
MPPCからの信号はハーフピッチコネクタFX2B-068PA-1.27DSL[21, pp. 26]によっ て回路に入る。使用しているフラットケーブルの特性インピーダンスが100 Ωであるた め回路側でも100 Ωで終端処理を行っている。
その後段に位置しているダイオード1SS362はEASIROCのInputDACを保護するた
第3章 VME-EASIROCボードの仕様 29
MPPC input 32 ch
EASIROC
AD9220 AD9220
MPPC input 32 ch
EASIROC
AD9220 AD9220
FPGA
VME J1
(Power supply only)
VME J0
HighGain out Probe out CommonStop
Ethernet
Hold, L2, Clear, Event tag, Busy
HG LG
LG HG Probe Probe MPPC in
MPPC in
Discri out
Discri out
Slow Control
Analog Signal Digital Signal
図3.2 VME-EASIROC のブロックダイアグラム。64 chの MPPC入力は32 ch 毎にEASIROCに入力され、波高弁別されたデジタル信号はFPGAに直接接続して いる。EASIROC内の電圧保持回路によって保存されたMPPCの信号の波高情報は AD9220によってデジタル化され、FPGAに送られる。また、トリガー情報の受信は VME J0バスによって行われ、PCへのデータ転送はEhtenetを用いて行われる。
めのダイオードである。MPPCと繋がる信号線に過度な電圧が印加された場合に、この 保護ダイオードを通り電流が流れ、その結果回路を保護する。
3.2.2 アナログ信号処理部
アナログ信号処理部は主にMPPC多チャンネル読み出し用 ASICであるEASIROC からなる。図3.4にアナログ信号処理部の回路を示す。
EASIROCはMPPC多チャンネル読み出し用ASICであり、1 chipで32chのMPPC を読み出すことができる。PreAmp、Shaper、Discriminatorを内蔵し、ピークホールド
第3章 VME-EASIROCボードの仕様 30
FX2B-068PA-1.27DSL 100 Ω
0.22 μF
1SS362
1SS362 +5.0 V