2. 仕様の概要比較
2.11 バス
表2.21にバス仕様の概要比較を、表2.22に外部バス仕様の概要比較を、表2.23にバスのレジスタ比較を 示します。
表2.21 バス仕様の概要比較
バスの種類 RX630 RX65N
CPUバス 命令バス CPU(命令)を接続
内蔵メモリを接続(RAM,ROM)
システムクロック(ICLK)に同 期して動作
CPU(命令)を接続
内蔵メモリを接続(RAM、拡張 RAM*1、コードフラッシュメモ リ)
システムクロック(ICLK)に同期 して動作
オペランドバス CPU(オペランド)を接続
内蔵メモリを接続(RAM,ROM)
システムクロック(ICLK)に同 期して動作
CPU(オペランド)を接続
内蔵メモリを接続(RAM、拡張 RAM*1、コードフラッシュメモ リ)
システムクロック(ICLK)に同期 して動作
メモリバス メモリバス1 RAMを接続 RAMを接続
メモリバス2 ROMを接続 コードフラッシュメモリを接続 メモリバス3 なし 拡張RAMを接続*1
内部メイン バス
内部メインバス 1
CPUを接続
システムクロック(ICLK)に同 期して動作
CPUを接続
システムクロック(ICLK)に同期 して動作
内部メインバス 2
DTC,DMACを接続
内蔵メモリを接続(RAM,ROM)
システムクロック(ICLK)に同 期して動作
DTC,DMAC,拡張バスマスタを 接続
内蔵メモリを接続(RAM,拡張 RAM*1,コードフラッシュ)
システムクロック(ICLK)に同期 して動作
内部周辺バ ス
内部周辺バス1 周辺機能
(DTC,DMAC,割り込みコント ローラ、バスエラー監視部) を接続
システムクロック(ICLK)に同 期して動作
周辺機能
(DTC,DMAC,EXDMAC,割り込 みコントローラ、バスエラー監 視部)を接続
システムクロック(ICLK)に同期 して動作(EXDMACは、BCLK に同期して動作)
内部周辺バス2 周辺機能(内部周辺バス1,3,4,5 以外の周辺機能)を接続
周辺モジュールクロック (PCLKB)に同期して動作
周辺機能(内部周辺バス1,3,4,5 以外の周辺機能)を接続
周辺モジュールクロック (PCLKB)に同期して動作 内部周辺バス3 周辺機能(USB)を接続
周辺モジュールクロック (PCLKB)に同期して動作
周辺機能(USBb,PDC,スタンバ イRAM)を接続
周辺モジュールクロック (PCLKB)に同期して動作
バスの種類 RX630 RX65N 内部周辺バス4 予約領域 周辺機能
(EDMAC,ETHERC,MTU3,SCI i,RSPI,AES*2)を接続する
周辺モジュールクロック (PCLKA)に同期して動作 内部周辺バス5 予約領域 周辺機能(GLCDC、DRW2D)を
接続*1
周辺モジュールクロック (PCLKA)に同期して動作*1 内部周辺バス6 ROM(P/E時)、E2データフラッ
シュを接続
FlashIFクロック(FCLK)に同 期して動作
コードフラッシュメモリ(P/E 時)、データフラッシュメモリ *1 を接続
FlashIFクロック(FCLK)に同期 して動作
外部バス CS領域 外部デバイスを接続
外部バスクロック(BCLK)に同 期して動作
外部デバイスを接続
外部バスクロック(BCLK)に同 期して動作
SDRAM領域 - SDRAMを接続
SDRAMクロック(SDCLK)に同 期して動作
*1：フラッシュメモリ（コードフラッシュ）1.5MB以上のみ
*2：フラッシュメモリ（コードフラッシュ）1MB以下のみ
表2.22 外部バス仕様の概要比較
項目 RX630 RX65N
外部アドレス空間 外部アドレス空間を8つのCS領域 (CS0～CS7)に分割して管理
領域ごとにチップセレクトを出力可 能
領域ごとにバス幅を選択可能
セパレートバス：8ビットバス空 間/16ビットバス空間/32ビット バス空間を選択可能
アドレス/データマルチプレクス バス：8ビットバス空間/16ビッ トバス空間を選択可能
領域ごとにエンディアンを設定可能
外部アドレス空間を8つのCS領域 (CS0～CS7)とSDRAM領域(SDCS) に分割して管理
領域ごとにチップセレクトを出力可 能
領域ごとにバス幅を選択可能
セパレートバス：8ビットバス空 間/16ビットバス空間/32ビット バス空間*1を選択可能
アドレス/データマルチプレクス バス：8ビットバス空間/16ビッ トバス空間を選択可能
領域ごとにエンディアンを設定可能
項目 RX630 RX65N CS領域コントローラ リカバリサイクル挿入可能
リードリカバリ最大15サイクル 挿入
ライトリカバリ最大15サイクル 挿入
サイクルウェイト機能：最大31サイ クルウェイト(ページアクセス最大7 サイクルウェイト)
ウェイト制御
チップセレクト信号(CS0#～
CS7#)のアサート/ネゲートタイ ミング設定可能
リード信号(RD#)、ライト信号 (WR0#/WR#～WR3#)のアサート タイミング設定可能
データ出力の開始/終了タイミン グ設定可能
ライトアクセスモード：1ライトス トローブモード/バイトストローブ モード
セパレートバス、アドレス/データマ ルチプレクスバスの領域ごとに設定 可能
リカバリサイクル挿入可能
リードリカバリ最大15サイクル 挿入可能
ライトリカバリ最大15サイクル 挿入可能
サイクルウェイト機能：最大31サイ クルウェイト(ページアクセス最大7 サイクルウェイト)
ウェイト制御
チップセレクト信号(CS0#～
CS7#)のアサート/ネゲートタイ ミング設定可能
リード信号(RD#)、ライト信号 (WR0#/WR#～WR1#/WR3#*1)の アサートタイミング設定可能
データ出力の開始/終了タイミン グ設定可能
ライトアクセスモード：1ライトス トローブモード/バイトストローブ モード
セパレートバス、アドレス/データマ ルチプレクスバスの領域ごとに設定 可能
SDRAM領域コント
ローラ
- ロウアドレス/カラムアドレスのマ
ルチプレクス出力(8ビット/9ビッ ト/10ビット/11ビット)
オートリフレッシュとセルフリフ レッシュを選択可能
CASレイテンシを1～3に設定可能 ライトバッファ機能 バスマスタからのライトデータをライ
トバッファに書き込んだ時点で、バスマ スタ側のライトアクセスを終了
バスマスタからのライトデータをライ トバッファに書き込んだ時点で、バスマ スタ側のライトアクセスを終了
周波数 CS領域コントローラ(CSC)は、BCLK に同期して動作
CS領域コントローラ(CSC)は、
BCLK*同期して動作
SDRAM領域コントローラ
(SDRAMC)は、SDCLKに同期して 動作
【注】* SDRAM使用時、BCLKとSDCLKは同じ周波数で動作させる必要があります。
*1：フラッシュメモリ（コードフラッシュ）1.5MB以上のみ
表2.23 バスのレジスタ比較
レジスタ ビット RX630 RX65N
CSnCR BSIZE[1:0] 外部バス幅選択ビット (n = 0～7) b5b4
0 0：16ビットバス空間に設定
0 1：32ビットバス空間に設定
1 0：8ビットバス空間に設定
1 1：設定しないでください
外部バス幅選択ビット (n = 0～7)
b5b4
0 0：16ビットバス空間に設定
0 1：32ビットバス空間に設定*1
1 0：8ビットバス空間に設定
1 1：設定しないでください
SDCCR - - SDC 制御レジスタ
SDCMOD - - SDC モードレジスタ
SDAMOD - - SDRAM アクセスモードレジスタ
SDSELF - - SDRAM セルフリフレッシュ制御レ
ジスタ
SDRFCR - - SDRAM リフレッシュ制御レジスタ
SDRFEN - - SDRAM オートリフレッシュ制御レ
ジスタ
SDICR - - SDRAM 初期化シーケンス制御レジ
スタ
SDIR - - SDRAM 初期化レジスタ
SDADR - - SDRAM アドレスレジスタ
SDTR - - SDRAM タイミングレジスタ
SDMOD - - SDRAM モードレジスタ
SDSR - - SDRAM ステータスレジスタ
BERSR1 MST[2:0] バスマスタコードビット
b6 b4 0 0 0：CPU 0 0 1：予約 0 1 0：予約
0 1 1：DTC/DMAC 1 0 0：予約 1 0 1：予約 1 1 0：予約 1 1 1：予約
バスマスタコードビット
b6 b4 0 0 0：CPU 0 0 1：予約 0 1 0：予約
0 1 1：DTC/DMAC 1 0 0：予約 1 0 1：予約
1 1 0：拡張バスマスタ 1 1 1：EXDMAC
BUSPRI BPRA[1:0] メモリバス1（RAM）プライオリティ
制御ビット
メモリバス1, 3*1 (RAM/拡張RAM*1) プライオリティ制御ビット
BPHB[1:0] - 内部周辺バス4, 5*1プライオリティ
制御ビット
EBMAPCR - - 拡張バスマスタ優先度制御レジスタ
*1
*1：フラッシュメモリ（コードフラッシュ）1.5MB以上のみ