データ量と処理速度

それでは、QTC とTDC の速度やデータ構造などを理解したところで、新ATM 全体のデータ 量、処理速度の議論に移りたいと思う。

■データ構造 まず、新しい ATM での 1 ヒットのデータ構造を表4.6に示す。現在の ATMと 比べて、扱うべきデータ量は増えているが、ワードごとの識別ビットを無くし、イベント番号や TDCのカウントなどは 2つのワードに分けるなどして、現在の ATMと同じ 6 Byte に抑えた。

表4.6 新ATMの1HIT あたりのデータ構造。現在のATMと同じ6 Byteである。(Eは Event #の残り 1ビット、TDC はTDC Count の残り2 ビットである。Range はQTC のどのレンジを用いるかの識別のビットである。)

15 14 13 12 11 10 09 08 07 06 05 04 03 02 01 00 Ch # (5bit) Event # (12−1 )bit

E TDC Count (17−2)bit

TDC Range QTC (10 bit) 0 0

■FPGAでのデータ選別 TDC として AMT を用いることで時間測定のダイナミックレンジを 拡大することはできたのだが、どんな事象に対してもこのような大きな時間幅で測定する必要は 必ずしも無いのである。そもそも、30 µsec といった大きな時間幅を測定する必要があったのは、

ミューオンの崩壊電子事象をより多く観測できるようにするということと、超新星残骸ニュートリ ノのバックグラウンドを効率的に除くためであった。したがって、10 MeV以下の低エネルギーの 太陽ニュートリノ観測にとっては無駄なデータの量を増やしてしまっているだけに過ぎなくなって しまう。しかも、トリガーの頻度が最も大きいのはそうした低エネルギー事象であり、この方法は 膨大な量の無駄なデータを生み出すことになってしまう。

TDC

FPGA : DSM serial trigger QTC

33 3

33 3 1. Wide/Narrow

2. Pedestal 3. Split

1.

2.

3.

図4.9 トリガーの識別用に TDC の3つのチャンネルを使用する。それらのチャンネルの ヒット情報から、トリガーの種類を知ることができる。

この無駄を減らすためにはトリガーの種類によって、データを取得する時間範囲を変えれば良 い。ただし、TDC の設定をトリガーごとに変えるということは不可能である。TDC から出力 されるデータは常に30 µsec の時間幅のデータを含むので、それを選別しなくてはいけないのは TDC とデータをやりとりするFPGA (DSM) である。このデータ選別のために Wide Window Trigger と Narrow Window Trigger という 2 つのトリガーを用意することにした。Narrow Window Trigger というのがデータの選別を行うトリガーである。これらのトリガーは Master Clock Moduleを通してクロックなどともに全てのATMへと配られることになる。

それぞれのトリガーでの各部の動作は次のようになる。

• Wide Window Trigger (図4.10)

1. Master Clock Moduleに Wide Window Trigger が入力されると約 15µsec の遅延を このモジュールの内部で発生させる。その後、トリガーはシリアルで全てのATMへと 分配される。

2. FPGAはシリアルトリガーを受けて、TDCへとトリガーを入力する直前に、トリガー

識別のためにTDC に一つ用意されているチャンネルに信号を入力する(図4.9)。 3. その後、FPGAは TDCに対してトリガー信号を入力する。

4. 各チャンネルからのエッジ時間の情報とともに、トリガー識別用のチャンネルのヒット 情報も TDC から読み出される。

5. Wide Window Triggerではデータ選別の必要は無いから、全ての時間幅の情報を使う。

• Narrow Window Trigger (図4.11)

1. Narrow Window Trigger の場合には、トリガー発生から TDC へのトリガー入力ま でにわざわざ遅延を発生させる必要は無い。したがって、Master Clock Module は Narrow Window Trigger が入力されたらできるだけ早く、シリアルトリガーを出力 する。

2. FPGA がシリアルトリガーを受け取ると、FPGA は TDC へトリガー信号を入力す

る。(Wide Window Triggerと Narrow Window Trigger は互いに排他的なものであ るから、この場合は TDCの識別チャンネルへの入力は必要無い。)

3. TDC からの各エッジの情報を受け取り、Wide Window Trigger の識別用のチャンネ ルに何も入力が無かったことを確認すると、FPGA では図4.11のように立ち上がり エッジの時間がトリガー入力の約 1.3µsec以前にあったヒットの情報を捨てる。

また、他にもSplit TriggerとPedestal Triggerというトリガーもある。Pedestal Triggerにつ いては文字通りペデスタルデータ取得用のトリガーである。一方、Split Trigger は外水槽の光電 子増倍管からのデータが必要ないときにこのトリガーが入力される。各ATMの FPGAでは、そ れぞれ自らが内水槽を担当しているのか、外水槽を担当しているのかを認識しておき、外水槽を担 当しているATMがこのトリガーを受け付けたときには、TDCからの全てのデータをそこで無視 することになる。ただし、TDC へのトリガー入力はイベント番号がずれるのを防ぐためにこのと きも行われる。

Trigger

Generated TDC Trigger

Input Matching Window 30usec

time Number

Hitsof

図4.10 Wide Window Trigger のデータ取得範囲。この場合はTDC でトリガーマッチン グされる範囲と同じである。

■FPGAの処理速度 さて、問題は4.3.1 の信号の流れで述べたような処理をFPGAがどれだけ の時間できるかである。FPGA に関してはまだ設計の途中であるので、現時点では概算された結 果を示す。

例えば、1イベント中にATMの全てのチャンネルから 1 ヒットずつあった場合では、TDCが データを出力し始めてから、SICの転送バッファに書き込みが完了するまでにかかる時間は約1.8 µsec 程度である。したがって、基本的には FPGA は最大500 kHz の処理速度を持つと言うこと

Trigger Generated

TDC Trigger Input

time Number

of Hits

1.3usec matching window 30usec

rejected by FPGA

図4.11 Narrow Window Triggerのデータ取得範囲。この場合には、TDC へのトリガー入 力から1.3µsec以前のデータはFPGA によって捨てられる。

ができる。

■ATM全体としての処理速度 それでは、最後に新しいATM の全体としての処理速度について まとめてみる。

表4.7は新ATMの各部の最大での処理速度である。新しいエレクトロニクスへと要請されるス ピードは全チャンネルで常時10 kHzのヒットがあっても処理できることであったから、この要請 に対してはATMとしては十分な処理速度を持っていると言うことができるだろう。

それでは、システム全体で 10 kHzという要請は、どのように実現されるのか、その詳細につい て次節で述べることにしよう。

表4.7 ATMの各部の最大処理速度

QTC 2 MHz/ch

AMT ∼200 kHz/ch FPGA ∼500 kHz/ch