オフセットゲート P-HEMT の構造

図2.9に本研究で評価を行ったオフセットゲートP-HEMTの断面構造を示す。

ゲート電極・ソース電極間距離に比べ、ゲート電極・ドレイン電極間距離が大き くなっているのが特徴である。各エピタキシャル層は半絶縁性 GaAs 基板上に MBE法により成長した。n型層はSiをドーピングすることで形成した。チャネ ルには InxGa1-xAs（x=0.25）を用いたシュードモルフィック構造を採用した。

また、チャネル層であるInGaAsの上下には、キャリア供給層としてn-AlGaAs を配置したダブルヘテロ構造を採用した。キャリア供給層の上層のその他の層 は順にn-AlGaAsバリア層、n-GaAsカバー層、n-AlGaAsエッチングストッパ 層、n⁺-GaAsキャップ層2、n-AlGaAsエッチングストッパ層、n⁺-GaAsキャッ プ層1となっている。各層の膜厚は図2.9に示す通りである。

n-AlGaAs バリア層中には、n-GaAs カバー層とのコンタクト抵抗を低減する

ために約2nmのSiプレーナドープ層を挿入した [56-57]。

ゲート電極はゲート長 0.15μm の T 型構造を採用した。ゲート電極と n-AlGaAsバリア層の接触部分周辺（ゲートリセス領域）は、CgsおよびCgd低減 のため表面保護絶縁膜を除去した中空状態となっている。

ソース・ドレイン電極にはAuGe系のアロイ電極を用いた。AuGeはアロイを 行うことでGaAs と合金を形成する。それによりGaAs とAuGe間のバリアが 薄くなり容易にトンネリングが起こり、見かけ上オーミック性を示すようにな る。この時GaAsとの合金化領域は100nm以上におよび、n⁺-GaAsキャップ層

の膜厚が100nm以下の場合、合金化領域は下層のAlGaAs層まで及ぶことにな

る。その場合チャネル層と合金化層とのコンタクト抵抗は増大する。したがって、

n⁺-GaAsキャップ層の膜厚は150nm程度は必要である。一方、ゲート開口部の

寸法は0.15μm 程度と狭く、ゲート金属蒸着時に開口部の絶縁膜側面に付着し た金属が開口部をふさぐ形となり、開口部を通過する金属は徐々に減少する。や がて開口部は閉止し、以降金属は通過できなくなる。したがって、図2.10に示 すように、n⁺-GaAsキャップ層の膜厚が150nm以上の場合、ゲートリセス領域

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の高さも 150nm 以上となり、ゲート電極の段切れが問題となる。そこで、n⁺

-GaAsキャップ層の膜厚を150nm以上確保しつつゲートリセス領域の高さをゲ ート電極の段切れが発生しにくい100nm程度とするため、n⁺-GaAsキャップ層 を2段構造とした。本構造により、ゲートリセス領域の高さをn⁺-GaAsキャッ

プ層2とn-GaAs カバー層等の合計厚さ100nm程度にすることが可能となり、

ゲート電極の段切れを防止することができる。

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