アナログスパイキングニューロン回路

図5.3 (a)3×3のニューロンに記憶させた3つの文字パターン．(b)学習前・学習後 の荷重値の分布．インセットは理想的な荷重値分布．文献 [48]より引用．

者はこの内I/Fボードの設計・製作，PCから送られる制御命令を解釈しI/Fボードに書 き込み指示を行うFPGAプログラムの作成を担当した．

図5.4 Izhikevichニューロンモデルで再現可能なスパイクの例．文献 [53]より引用．

観点から有利である．このような背景から，神経細胞の発火活動を模倣するスパイキング ニューロン回路の開発が行われており，例えばIntel社が開発した Loihi [4]や，IBM社 が開発したTrueNorth [5]などが挙げられる．しかし，これらのハードウェアは膨大な数 のニューロンの活動を正確にエミュレートすることが出来る一方，ニューロン及びシナプ スはデジタル回路で実現されている．不揮発性アナログメモリにより実現したシナプス素 子とニューロン回路を組み合わせてネットワークを構築する場合には，ニューロン回路を アナログ回路として実装したほうが，A/DまたはD/A変換のオーバーヘッド無しに大規 模な回路を実現することが出来るため有利である．このような目的から，次世代脳型ハー ドウェアの更なる低消費電力化・高速化を目指し，先端プロセスで安定動作するアナログ ニューロン回路の実現可能性について検討した．

5.3.2 Izhikevich ニューロンモデル

本研究では，少ない変数で多様な神経スパイクを再現可能なニューロンモデルである Izhikevichモデルに注目し，アナログ回路実装を行った [52]．Izhikevichニューロンモデ ルは細胞の膜電位に対応する変数v及び回復変数uの2変数から記述される [53]．それ ぞれの変数の微分方程式は，以下の式で計算される．

v^′ = 0.04v²+ 5v+ 140−u+I (5.6)

u^′ =a(bv−u) (5.7)

if v≥30 mV, then

{ v←c

u←u+d (5.8)

ここで，I は入力電流，a, b, c, dは無次元のパラメータである．これらのパラメータを 調節することで，様々な神経スパイク様の波形を得ることが出来る（図5.4）．

表5.2 Izhikevichニューロンモデルのアナログ回路実装に関する先行研究．

Tr数 Tr動作領域 スパイクの種類 電源電圧 消費電力 LSI実装の有無 文献

14 ^強反転 5 3.3 V 8−40 µW ⃝ [56]

15 弱反転 6 - 7 nW × [54]

45 弱反転 17 ±1.65 V 15 nW × [55]

表 5.2 に，Izhikevich ニューロンモデルのアナログ回路実装に関する先行研究を示

す．[54, 55] の先行研究ではトランジスタを弱反転領域で動作させることで，消費電力を

nWオーダーまで減らすことが出来ている．一方で，SPICEシミュレーションレベルで の動作は確認されているが，LSI実装した際の動作は確認されていない．そこで本研究で はLSI実装時の動作が確認されているWijekoonら [56]の研究をベースとして，更なる 低電源電圧・微細プロセスで動作しうるアナログスパイキングニューロン回路の実装を目 標とする．

5.3.3 アナログスパイキングニューロン回路

図5.5に，本研究で実装したizhikevichニューロン回路の構成を示す．本回路は主に膜 電位V 回路, 回復変数U 回路, コンパレータの3つのサブサーキットから構成される．こ の回路をTSMC(Taiwan Semiconductor Manufacturing)の 65 nmプロセスにおいて実 装した．図5.6，5.7に実装したスパイキングニューロン回路のレイアウト，チップ全体の 顕微鏡写真をそれぞれ示す．一つのニューロン辺り，バッファ含め26個のトランジスタ と2個のキャパシタにより構成される．U はV と比較して10倍程度の時定数を持って 動作する必要があるので，キャパシタ（図5.6下部）が大きな面積を占めている．I ^及び a, b, c, dに相当する端子の電圧を制御することで，様々な波形を実現することが出来る．

チップ全体の面積は2 mm 四方で動作電圧は1.0 Vである．動作検証のために，ニュー ロン回路に加えてサブサーキットも同チップ上にそれぞれ別々に実装されている．

5.3.4 回路の動作検証

図5.8に，図5.6に示した回路のSPICEシミュレーションの結果を示す．図に示すよ うに，4種類のスパイクを再現することに成功した．Wijekoon^等 [56]^{の先行研究でも同} 様に複数のスパイクが再現していたが，CH, IBを再現するためのパラメータ電圧領域が 非常に狭いという課題があった．本研究で実装した回路ではCH, IBを再現するためのパ

図5.5 Izhikevichニューロン回路の構成．主に膜電位V 回路, 回復変数U 回路, コ ンパレータの3つのサブサーキットから構成される．

図5.6 実装したスパイキングニューロン回路のレイアウト

ラメータ領域が広がり，より安定した動作が可能となった．更にベクトル線図の解析か ら，回路ダイナミクスがよりIzhikevichモデルに近づいたことを確認した．図5.9に，65 nmプロセスルールで実装した回路の動作をチップレベルで確認した結果を示す．このよ うに，チップレベルでもスパイク様の電圧波形が得られることを確認した．なお，この時 の1ニューロン辺りの消費電力は18 µWとなった．

図5.7 チップ全体の顕微鏡写真．

図 5.8 スパイキングニューロン回路の SPICE シミュレーション結果．Regular spike(RS), Fast spike(FS), Chattering(CH), Intrinsic bursting(IB)の4 種類の波 形を示す．

図5.9 スパイキングニューロン回路LSIの電圧波形．

5.3.5 ^まとめ

本節では次世代脳型ハードウェアの更なる低消費電力化・高速化を目指し，先端プロセ スで安定動作するアナログニューロン回路の実現可能性について検討した．少ない変数 で多様な神経スパイクを再現可能なニューロンモデルであるIzhikevich^{モデルに着目し，}

Wijekoon等 [56]の先行研究を元にアナログ回路実装を行った．電源電圧1.0 V, プロセ

スルール65 nmの低電圧化・微細化したプロセスでも，生体ニューロンが示すスパイク

状の電圧波形が再現することを確認した．

また先行研究 [54, 55] の結果から，トランジスタを弱反転領域で動作させることで, 消 費電力を更に低減することができる．本研究で示したニューロン回路においても，単純に 電源電圧を0.3 Vまで低下させてもレギュラースパイク動作が可能であることを確認して いる．その際の消費電力は300 nWで，強反転領域で動作させた場合の消費電力と比較し

ておよそ1/100倍となった．今後は弱反転領域でも安定して複数のスパイクが再現可能

な回路を設計していくとともに，ネットワーク動作も検討していく．

本研究は東北大学・堀尾研究室との共同研究である．筆者はSPICE^{シミュレーション} の一部，チップレイアウトの設計および配線の一部を担当した．