[PDF] Top 20 J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

... 井上 智生 （ 正員 ） 昭 63 明大・工・電子通信卒．平 2 同大 大学院博士前期課程了．同年松下電器産業 （ 株 ）入 社．明治大大学院博士後期課程を 経て，平 5 奈良先端大情報科学研究科助手． 平 11 より広島市立大学情報科学部助教授． 松下電気電器産業（ 株 ）に おいて マイクロ プ ロセッサの研究開発に 従事．明治大，奈良先端大，広島市大 に おいて ，テスト 生成，並列処理，テスト 容易化設計に 関する ... 完全なドキュメントを参照

... 本論文では ，与えられたトポロジ ーグ ラフに 対し て， クラスタ構成，または クラスタ再構成を行うグラフア ルゴ リズムを考察する．既存の多くのクラスタ構成法 で は ，クラ スタの 構 成 中にト ポ ロジ ーが 変 化す ると いった頻繁なトポロジー変化は仮定していない [4], [6] ． これは ，トポロジ ー変化が 頻繁に 起こるネット ワーク では ... 完全なドキュメントを参照

... † 奈良先端科学技術大学院大学情報科学研究科 ，生駒市 Graduated School of Information Science, Nara Institute of Science and Technology, Ikoma-shi, 630–0101 Japan 安定プ ロト コルは ，長期にわたって分散シ ステムの状 況を安定に 保ち，プ ロセ スの一時的な故障に 柔軟に 対 応することが ... 完全なドキュメントを参照

... あらまし 本論文では，レジスタ転送レベルデータパスの組込み自己テスト方式（ BIST）として，階層テス トに基づく test per clock 方式の BIST を提案する．この手法では，テストパターン生成器，応答解析器をテス ト対象回路の外部入力，外部出力のみに付加し，各組合せ回路要素に対して，データパスの経路を用いてテスト ... 完全なドキュメントを参照

... あらまし 本論文では，階層テスト生成が容易なデータパスの性質として固定制御可検査性を新しく定義し， それに基づくレジスタ転送レベル回路のテスト容易化設計法を提案する．提案手法では，組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため，テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき，実動作速度でのテスト（ at-speed ... 完全なドキュメントを参照

... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ... 完全なドキュメントを参照

... SoC の実動作速度での連 続し たテ スト 系列の 印加に 利用可能であ る． c の G J は 無閉路であるので ，条件 1 より， c の各入力端子に 対し て， SoC の外部入力から 一つ以上の単純経路が 存 在する．更に 条件 3 より，各コアは 一つの 形状が 選択 され ， G J ... 完全なドキュメントを参照

... TC のテ スト 系列長を基準とし た TCRF のテ スト 系 列長の 割合 ， TR2 は 表 10 の NC のテ スト 系 列長を 基準とし た TCRF のテ スト 系列長の 割合を 示 す． CPU は ATPG 時間， TL 全体のテ スト 系列長で あ る ． TCRF は TC に 比べて ... 完全なドキュメントを参照

... を同期周期，通信命令実行時間を表す L ， g という二 つの パラ メータに より 表すこ とが 可能に なって いる ． また同期機構を仮定することに より，非常に 緩い同期 の処理に対応可能なモデルである． BSP ∗ モデルでは ， 通信パケット サ イズを 表すパラ メータ B を 導入する ことにより，より実際に 即し たアルゴ リズムの計算量 ... 完全なドキュメントを参照

... RCG に対し て最小クリーク分割 [4] を行い，分割後の 各クリークに対し ，レジ スタを割り当てる． 演算器バ インデ ィングでは ，まず，演算器の型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ （ OCG ）を作成する．次に ，設計目標中の演算に 関す る共有集合に 対し ， RCG と 同様のマージ を 行 う．演 ... 完全なドキュメントを参照

... MES のための記憶領域に余裕があれば ，適 当な放送メッセージにのみ REDUCE を付加すること で メッセージ オーバヘッド を軽減できる． 多くの分散移動システムでは， MH の非接続化 （ MH の電力消費を節約するために MH とネット ワークとの 接続を断つこと ）と ， MH の再接続（ シ ステムに接続 し て いな い ... 完全なドキュメントを参照

... ラン の生成を試みる．テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から 直接値 を代入し たり，外部出力で 直接値を観測するためのマ ルチプレ クサ（ テスト マルチプレ クサ ）と配線を RTL デ ータパ ス上の適切な回路要素の前後に 挿入する．こ のよ うな 手法に よって 従来手法 [2] で 生じ る第 2 ... 完全なドキュメントを参照

... Chikateru JINNO †∗ , Michiko INOUE † , and Hideo FUJIWARA † あら まし 本論文では ，ホールド と スイッチの機能を考慮し て ，内部平衡構造を拡張し た順序回路のクラスで ある内部切換平衡構造を提案する．提案するクラスは ，組合せテ スト 生成複雑度でテ スト 生成可能であり，平衡 ... 完全なドキュメントを参照

... VLSI の大規模化，複雑化に伴い， VLSI のテスト はますます困難な問題となっており，テストの費用の 削減及びテストの質の向上が求められている．テスト 費用を示す評価尺度として，テスト生成時間やテスト 実行時間がある．また，テストの質を示す評価尺度と して，故障検出効率がある．故障検出効率は，回路の ... 完全なドキュメントを参照

... にもかかわらず，両者の局所時計が 一致し ないならば ， P i は partial reset を行い時計調整をやり直す． プ ロセッサ P i は ， P i より早く時計調整を始めたす べてのプ ロセッサ，すな わ ち配 列 list に おいて P i よ り前にあるすべてのプ ロセッサの局所時計に 対し ，合 わせる，一致確認をする，または 無視し たとき，手続 き ... 完全なドキュメントを参照

... 回路 C P ′ ともとの回路 C は分岐の位置が異なるだ けで機能的には等価である．したがって，ベクトル v を C に印加したときの内部のゲート g i に割り当てら れる値と， v を C P ′ に印加したときの g i に対応する内 部のゲート g i ′ に割り当てられる値は同じである． v を 回路 C P ′ に印加したとき，ゲート g ... 完全なドキュメントを参照

... ィング の主要な手続きは ， SDFG 中の演算 を演算器に 割り当てる演算器バ インデ ィング と変数を レジ スタに 割り当てるレジ スタバ インデ ィングからな る．一般には演算器バ インデ ィング とレジ スタバ イン デ ィングに 分けて問題を解く．ここでは 演算器バ イン デ ィング，レジ スタバ インデ ィング の 順に 行う手法を 考える．各バ インデ ... 完全なドキュメントを参照

... に 対応し ，小さい頂点は MUX に 対応する ．図 4 に おいて，破線で示し た頂点がダ ミー頂点を表し ，破線 で 示し た 辺がダ ミー辺を 表す． Genesis 8) のデ ータフ ローグ ラフ （ TCDF ， Test Control Data Flow ） では 演算器に対応する頂点のみ表し ているのに対し て，提 ... 完全なドキュメントを参照

... など の既存の手法を用いて ，組合せ回路要素単 体に対し ては十分な故障検出率が 得られ るものとする． これらの手法では ，デ ータパスに対し てはテ ストプ ラ ンを生成する．テ ストプ ラン とは ，ゲートレ ベルの故 障シミュレ ーシ ョンで与えたパターンと同じ パターン を与え るために ，デ ータパス中の各組合せ回路要素に 対し て ， TPG ... 完全なドキュメントを参照

... M の 制 御経路， P 3 を M の 観 測経路と 呼ぶ ． 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より，組合せ 回路要 素 M に 対し て ，制御経路を 用いて PI から 連続し た テ スト 系列を印加し ，観測経路を用いて M の応答を 連続し て PO で 観測できる．ほとんど の組合せ回路要 素（ ... 完全なドキュメントを参照