[PDF] Top 20 J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4
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J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4
... それほど 考慮が 必要とされず,上記の並列計算モデ ル においても,通信コ ストの表現には 重点が おかれてい † 奈良先端科学技術大学院大学情報科学研究科 ,生駒市 Graduate School of Information Science Nara Institute of Science and Technology, 8916–5 Takayama, Ikoma-shi, 630– 0101 ... 完全なドキュメントを参照
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J94 j IPSJ 2002 5 最近の更新履歴 Hideo Fujiwara J94 j IPSJ 2002 5
... レジ スタ転送レ ベルでのデ ータフロー依存型回路の 階層テスト 容易化設計法 永 井 慎 太 郎 † 大 竹 哲 史 † 藤 原 秀 雄 † 本論文では,コントローラの機能を考慮したデータパスの階層テスト 容易化設計法を提案する. デ ー タパスの階層テスト 生成法では ,各回路要素に対し てテスト 生成および テストプ ラン 生成を行う.テ ストプ ランとは ... 完全なドキュメントを参照
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J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6
... M の 制 御経路, P 3 を M の 観 測経路と 呼ぶ . 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より,組合せ 回路要 素 M に 対し て ,制御経路を 用いて PI から 連続し た テ スト 系列を印加し ,観測経路を用いて M の応答を 連続し て PO で 観測できる.ほとんど の組合せ回路要 素( ... 完全なドキュメントを参照
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J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7
... type3 の制御経路,観測経路を用いることによ り, M に 属するすべての組合せ 回路要素を 同時にテ ストできる.このテ ストの間,制御経路及び 観測経路 に 現れ る制御信号( テストプ ラン )を固定し ておくこ とができる.つまり,一つのテ スト セッション M に 対し て ,一つの 制御パターン を 与えれば ,連続クロッ クでテ スト ... 完全なドキュメントを参照
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J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9
... ISB-RISC に 対し , C ∗ (S) を 用いた テ スト 生成では , S に 比べ,より多くの故障が 検出可能となり,テスト 生成時間もそれぞ れ 約 1/10000 , 1/20 と 大幅に 短縮 した .また , C ∗ (S) で判定不可能となる故障も存在す るが , S と比べてより多くの故障が 検出可能または冗 長と 判定され た .すなわ ち,組合せ ATPG を用いて テスト ... 完全なドキュメントを参照
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J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6
... 信号及びデータ信号を RTL 記述から求め,連続する サイクルでの値の対を制約として抽出する.次に,テ スト対象パスを含むゲートレベル組合せ回路に対して, 制約に基づく冗長故障判定及びテスト生成を行い,最 後に,テスト生成によって得られたテストパターンの 正当化及びテスト応答の観測を行うための命令列を生 成 す る .しか し ,制 約 抽 出 プ ロ セ ス で ... 完全なドキュメントを参照
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J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6
... 縮退故障のテスト生成アルゴリズムを用いたパス遅延故障に対する テスト生成法 大谷 浩平 † 大竹 哲史 †† 藤原 秀雄 †† A Test Generation Method for Path Delay Faults Using Stuck-at Fault Test Generation Algorithms ... 完全なドキュメントを参照
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J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8
... VLSI の大規模化,複雑化に伴い, VLSI のテスト はますます困難な問題となっており,テストの費用の 削減及びテストの質の向上が求められている.テスト 費用を示す評価尺度として,テスト生成時間やテスト 実行時間がある.また,テストの質を示す評価尺度と して,故障検出効率がある.故障検出効率は,回路の ... 完全なドキュメントを参照
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J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2
... と定義する. クラスタヘッド に 選択されたノード は ,クラスタ内 及び クラスタ間の 接続関係等の情報の 維持管理といっ た負荷を伴う.また,アプ リケーションレベルでは,ク ラスタヘッド 間の論理リン クからなるクラスタヘッド アーキテクチャを考え る.し たが って ,クラスタ数が 少ないと クラスタヘッド アーキテクチャのネット ワー クサイズが ... 完全なドキュメントを参照
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J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9
... and Hideo FUJIWARA † あらまし 本論文では ,ホールド 機能をもつレ ジ スタ( ホールド レジ スタ )を考慮し た順序回路の部分スキャ ン 設計法を提案する.無閉路順序回路のテ スト 生成は ,すべての極大展開モデルに対し ,組合せ回路用のテ スト 生成アルゴ リズムでテ スト 生成を行えば 十分である.そこで ,極大展開モデルが 唯一となる( ... 完全なドキュメントを参照
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J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1
... change j = false が 成立し ,根 r が RESET を行い reset r = true と する. reset r = true が 成立し てから ,根 r を 除くす べてのプ ロセ スが RESET を行うまでに h ラウンド 要する .このとき {in i | i ∈ V } = {w i | i ∈ V } が 成 立.ここから更に ,上と同様にヒープ 順序が 構成され , ... 完全なドキュメントを参照
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J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1
... あらまし 本論文では,レジスタ転送レベルデータパスの組込み自己テスト方式( BIST)として,階層テス トに基づく test per clock 方式の BIST を提案する.この手法では,テストパターン生成器,応答解析器をテス ト対象回路の外部入力,外部出力のみに付加し,各組合せ回路要素に対して,データパスの経路を用いてテスト ... 完全なドキュメントを参照
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J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5
... あらまし 本論文では,階層テスト生成が容易なデータパスの性質として固定制御可検査性を新しく定義し, それに基づくレジスタ転送レベル回路のテスト容易化設計法を提案する.提案手法では,組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため,テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき,実動作速度でのテスト( at-speed ... 完全なドキュメントを参照
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J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5
... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照
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J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2
... SoC の実動作速度での連 続し たテ スト 系列の 印加に 利用可能であ る. c の G J は 無閉路であるので ,条件 1 より, c の各入力端子に 対し て, SoC の外部入力から 一つ以上の単純経路が 存 在する.更に 条件 3 より,各コアは 一つの 形状が 選択 され , G J ... 完全なドキュメントを参照
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J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2
... るスケジ ューリング 結果の原因となるような経路上に あると考えられ る.このような経路を探すために ,リ ソース制約のもとで 時間を最小化する発見的手法であ る リ スト スケジ ュー リング 法 [11] ( LS 法 )を 利 用す る. LS 法は ,リソース制約に矛盾し ない範囲で ,第 1 制御ステップ から 順に 演算を割り当てていく.ある制 御ステップ に DFG で 定める依存関係に ... 完全なドキュメントを参照
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J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7
... ラン の生成を試みる.テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から 直接値 を代入し たり,外部出力で 直接値を観測するためのマ ルチプレ クサ( テスト マルチプレ クサ )と配線を RTL デ ータパ ス上の適切な回路要素の前後に 挿入する.こ のよ うな 手法に よって 従来手法 [2] で 生じ る第 2 ... 完全なドキュメントを参照
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J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2
... MES のための記憶領域に余裕があれば ,適 当な放送メッセージにのみ REDUCE を付加すること で メッセージ オーバヘッド を軽減できる. 多くの分散移動システムでは, MH の非接続化 ( MH の電力消費を節約するために MH とネット ワークとの 接続を断つこと )と , MH の再接続( シ ステムに接続 し て いな い ... 完全なドキュメントを参照
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J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7
... X の部分が 残っているので ,表 3 に 示すよ うに , X の 部分に 対し てランダ ムに 0 又は 1 の 値を 設定し たテ スト 系列 T ′ を生成する.この T ′ において ,例えば , 時刻 1 から時刻 7 のテスト 系列に 着目すると ,テ スト 系列 T 1 , T 2 とは 別のテスト 系列であることがわか る. こ の テ ... 完全なドキュメントを参照
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sd2013 04 hack4j 16 最近の更新履歴 Hack For Japan sd2013 04 hack4j 16
... ところからという状況です。また、公共データWG の中で経産省の持っているデータを試行的に出して みて、これを政府全体の話に持って行くための試行 的取り組みもしております。昨年12月には電子行 政OpenData実務者会議を設置し、2013年度以降ど のように進めていくかロードマップを作成中です。 ほかにもOpen Data METI 注7 ... 完全なドキュメントを参照
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